专利汇可以提供基于可编程视觉芯片的视觉图像处理系统专利检索,专利查询,专利分析的服务。并且本 发明 公开了一种基于可编程视觉芯片的视觉 图像处理 系统,包括图像 传感器 和多级并行数字处理 电路 。其中图像传感器主要包括 像素 阵列、模拟预处理电路阵列和 模数转换 电路阵列,数字处理电路主要包括像素级并行的处理单元阵列、行并行处理单元阵列、片上 人工神经网络 和精简指令处理器双核子系统。该系统可实现高速高 质量 图像采集 和多级并行图像处理,可通过编程实现多种高速智能视觉应用,相比传统图像系统具有高速度、高集成、低功耗、低成本的优势。本发明提出了一种实现上述架构的 实施例 以及基于该实施例的多种高速智能视觉图像处理 算法 ,包括高速 运动检测 、高速 手势识别 和快速 人脸检测 ,处理速度可达到1000 帧 /秒,满足高速实时处理需求。,下面是基于可编程视觉芯片的视觉图像处理系统专利的具体信息内容。
1.一种基于可编程视觉芯片的视觉图像处理系统,其特征在于,包括:
图像传感器,用于高速采集原始图像数据,并将采集的该原始图像数据并行传输到多级并行数字处理电路;以及
多级并行数字处理电路,用于对接收自图像传感器的该原始图像数据进行快速并行处理,输出处理结果;
其中,所述多级并行数字处理电路包括:
M×M像素级并行处理单元阵列(7),用于对接收自图像传感器的数字像素数据进行适合像素级并行的局域线性处理,并将处理结果输出给M×1行处理单元阵列(9),其中M为自然数且M
处理阵列控制模块(11),用于从其内部变长单指令多数据(SIMD)指令存储器中取出控制所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)的控制指令,并译码输出到所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9);
片上可配置人工神经网络(12),用于完成高级图像处理中的特征识别或特征压缩任务,其输入为所述M×1行处理单元阵列(9)提取的特征向量数据,输出为特征识别的结果;
精简指令处理器双核子系统(13),用于实现线程级并行的处理,进行高级图像处理中除正常特征识别以外的不规则处理以及对整个系统的控制;
随机/顺序混合I/O存储器(14);
系统线程标志(15);
片上总线(16),用于将来自所述精简指令处理器双核子系统(13)的读写控制信号和逻辑地址信息映射到其他各个总线从器件模块所需的选通使能信号和物理地址信息,以驱动这些从器件模块完成各种操作。
2.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述图像传感器包括:
N×N像素阵列(1),用于高速采集原始图像数据,并将采集的该原始图像数据输出给N×1行并行模拟预处理阵列(3),其中N为自然数;
N×1行并行模拟预处理阵列(3),用于去除该原始图像数据中的固定噪声,提高该原始图像数据的动态范围,并输出给N×1行并行模数转换阵列(4);
N×1行并行模数转换阵列(4),用于将每一列模拟像素数据转换为高精度数字像素数据,并输出给输出像素选择模块(5);
输出像素选择模块(5),用于并行接收所述N×1行并行模数转换阵列(4)的N个数字像素数据作为输入,并从中选择M个像素数据作为该图像传感器的输出,实现对像素行的选择,其中M为自然数且M
3.根据权利要求2所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述N×N像素阵列(1)包含N×N个二维排列的像素单元(2),其中每个像素单元(2)均包含感光元和相应的读出电路;
所述N×1行并行模拟预处理阵列(3)包含N个一维排列的模拟预处理单元,其中每个模拟预处理单元均包含用于去除固定噪声的相关双采样(CDS)电路和用于提高动态范围的可控增益放大电路(PGA);
所述N×1行并行模数转换阵列(4)包含N个一维排列的模数转换单元;
所述输出像素选择模块(5)配合图像传感器控制模块(6)对像素行列的选择,实现对该图像传感器灵活的区域处理和/或亚采样处理。
4.根据权利要求2所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述图像传感器控制模块(6)中的参数寄存器,其中的数据能够通过片上总线接口从模块外部进行读写,实现对该图像传感器的动态控制。
5.根据权利要求2所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述图像传感器控制模块(6)控制所述N×N像素阵列(1)滚动曝光,并且每次选择其中一列以行并行方式输出N个模拟像素值至所述N×1行并行模拟预处理阵列(3),通过所述N×1行并行模拟预处理阵列(3)进行噪声去除和动态范围提升,然后进入所述N×1行并行模数转换阵列(4)并行转换为高精度数字像素数据,最后通过所述输出像素选择模块(5)输出M个数字像素数据作为该图像传感器的最终输出,提供给所述多级并行数字处理电路。
6.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述M×M像素级并行处理单元阵列(7)包含M×M个二维排列的像素级并行处理单元PE(8),所有像素级并行处理单元PE(8)工作在单指令多数据(SIMD)模式下,接受相同的PE阵列控制指令,执行相同的操作,但是所操作的数据来自各个单元本地的存储器。
7.根据权利要求6所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述每个像素级并行处理单元PE(8)对应于一帧中所述N×N像素阵列(1)的一个或多个图像像素,
当每个像素级并行处理单元PE(8)对应一个像素时,由于M
当每个像素级并行处理单元PE(8)对应多个像素时,整个所述M×M像素级并行处理单元阵列(7)对应于整个N×N像素阵列(1)或是N×N像素阵列(1)中大于M×M的子区域,此时是以部分像素并行的方式对整帧图像进行处理。
8.根据权利要求7所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,该视觉图像处理系统是通过图像传感器控制模块(6)动态切换像素级并行处理单元PE(8)与图像像素之间的对应方式,由此实现多分辨率视觉图像处理。
9.根据权利要求6所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述像素级并行处理单元PE(8)用于完成基本的1比特求和、求反、求与、求或四种算术逻辑操作,低中级图像处理中的多比特算术逻辑运算是通过分解为上述基本1比特运算在所述像素级并行处理单元PE(8)上实现的;
所述像素级并行处理单元PE(8)的数据可与其上、下、左、右的邻近处理单元进行交互传递,通过多次的邻近处理单元数据传递,每个所述像素级并行处理单元PE(8)可与任意位置的其他处理单元产生交互。
10.根据权利要求6所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述像素级并行处理单元PE(8)包括第一操作数选择器(31)、第二操作数选择器(32)、1比特算术逻辑运算单元(33)、1比特临时数据寄存器(34)和位平面随机存储器(35),其中:
第一操作数选择器(31)根据所述处理阵列控制模块(11)输出的控制指令从本单元或邻近处理单元的位平面存储器(35)的输出中选择一个作为1比特算术逻辑运算单元(33)的第一操作数;
第二操作数选择器(32)根据所述处理阵列控制模块(11)输出的控制指令从本单元的
1比特临时寄存器(34)的输出或1比特立即数0和1中选择一个作为1比特算术逻辑运算单元(33)的第二操作数。
11.根据权利要求10所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述1比特算术逻辑运算单元(33)包括:一个全加器、一个非门、一个二输入与门、一个二输入或门、一个进位寄存器以及一个输出结果选择器;其中,
所述进位寄存器用于寄存加法运算产生的进位结果,该进位结果用于多比特算术运算,所述进位寄存器能够被所述处理阵列控制模块(11)输出的控制指令清零;
所述输出结果选择器根据所述处理阵列控制模块(11)输出的控制指令从全加器、非门、与门、或门计算的输出中选择一个作为1比特算术逻辑运算单元(33)的结果。
12.根据权利要求10所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述位平面随机存储器(35)是数据位宽为1比特、支持同时读写的小容量随机存储器,其读写地址来自所述处理阵列控制模块(11)输出的控制指令,其写入数据来自1比特算术逻辑运算单元(33)的输出,其读出数据作为本单元或邻近处理单元的第一操作数选择器的输入之一。
13.根据权利要求10所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述处理阵列控制模块(11)输出的控制指令能够选择将1比特算术逻辑运算单元(33)的每次输出结果数据写入到所述位平面随机存储器(35)还是所述1比特临时寄存器(34),每次必须且只能写入其中之一。
14.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述M×1行处理单元阵列(9)包含M个一维排列的行并行处理单元RP(10),所有行并行处理单元RP(10)工作在单指令多数据(SIMD)模式下,接受相同的RP阵列控制指令,执行相同的操作,但是所操作的数据来自各个单元本地的寄存器;
所述每个行并行处理单元RP(10)用于完成k-bit的算术操作,包括加法、减法、求绝对值、数据移位、以及比较大小,大于k-bit的数据操作能够被分解为若干个小于k-bit的操作串行来完成。
15.根据权利要求14所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述每个行并行处理单元RP(10)对应于所述M×M像素级并行处理单元阵列(7)中同一行的所有像素级并行处理单元PE(8),该行每个像素级并行处理单元PE(8)的数据能够逐个进入行并行处理单元RP(10)被进一步操作。
16.根据权利要求14所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述每个行并行处理单元RP均能够与其上下方的行并行处理单元RP进行数据交互,其中有些行并行处理单元RP还能够与相隔其上下方S行的行并行处理单元RP进行数据交互,这些行并行处理单元RP被称为跳跃行处理单元,除这些跳跃行处理单元之外的行并行处理单元RP被称为普通行处理单元;整个行处理单元阵列中,从第一行开始,每隔S行放置一个跳跃行处理单元,其余各行均放置普通行处理单元;其中S为自然数。
17.根据权利要求16所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述跳跃行处理单元能够远距离直接进行数据交互,不需逐个通过所有行并行处理单元RP(10)进行数据交互,能够实现快速灵活的行间广域处理。
18.根据权利要求14所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述行并行处理单元RP包括:
一个k-bit缓冲移位寄存器(41),用于实现与所述M×M像素级并行处理单元阵列(7)的串并/并串数据转换,并作为阵列外部片上总线对所述M×1行处理单元阵列(9)的数据访问接口,同时可被其所属RP单元的寄存器文件的读出数据所更新;
一个k-bit第一操作数选择器(42),用于根据所述处理阵列控制模块(11)输出的控制指令从本单元或邻近行处理单元的寄存器文件输出、本单元缓冲移位寄存器的输出中选择一个作为所述k-bit算术运算单元(44)的第一操作数;
一个k-bit第二操作数选择器(43),用于根据所述处理阵列控制模块(11)输出的控制指令从本单元临时寄存器输出或来自阵列控制指令的立即数中选择一个作为所述k-bit算术运算单元(44)的第二操作数;
一个k-bit算术运算单元(44),用于执行广域处理和非线性处理,该广域处理包括k-bit加法、减法、求绝对值、数据移位和大小比较;
一个条件选择器(45),用于根据所述处理阵列控制模块(11)输出的控制指令从本单元所在行的像素级并行处理单元PE(8)输出的1bit数据、来自k-bit算术运算单元(44)的条件标志寄存器以及1bit常数1中选择一个作为条件运算使能信号,该信号将使能所述k-bit三态缓冲门(46);
一个k-bit三态缓冲门(46),用于接收k-bit算术运算单元(44)的输出结果,在条件选择器(45)所输出条件使能信号的控制下决定是否将本次操作的数据写入k-bit临时寄存器(47)或k-bit位宽的寄存器文件(48),以实现条件运算;以及
一个k-bit临时寄存器(47)和一个k-bit位宽的寄存器文件(48)。
19.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述k-bit缓冲移位寄存器(41)能够在阵列控制指令下按比特进行左右移位,以实现与所述M×M像素级并行处理单元阵列(7)的串并/并串数据转换;还能够在阵列外部信号控制下,与所述行并行处理单元RP(10)上下方单元中的缓冲移位寄存器所有比特并行上下移位,以实现阵列外部片上总线对所述M×1行处理单元阵列(9)的数据访问;该k-bit缓冲移位寄存器(41)的输出作为k-bit第一操作数选择器(42)的输入之一,其值也能被寄存器文件的读出数据所更新。
20.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述k-bit第一操作数选择器(42)在根据控制指令从本单元或邻近行处理单元的寄存器文件输出、本单元缓冲移位寄存器的输出中选择时,如果本单元为跳跃行处理单元,则其选择范围还包括与其相隔S行的跳跃行处理单元。
21.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述k-bit算术运算单元(44)还根据每次运算结果更新其内部的“进位/借位”以及“结果为零”标志寄存器,便于大于k-bit的数据运算以及条件运算;其标志寄存器能够被处理阵列控制模块输出的控制指令清零。
22.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述k-bit位宽的寄存器文件(48)为数据位宽k-bit、支持同时读写的小容量随机存储器或寄存器堆,其读写地址来自所述处理阵列控制模块(11)输出的控制指令,其写入数据来自k-bit三态缓冲门(46)的输出,其读出数据作为本单元或邻近行处理单元的k-bit第一操作数选择器(42)的输入之一;如果本单元为跳跃行处理单元,则还包括与其相隔S行的跳跃行处理单元。
23.根据权利要求22所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述处理阵列控制模块(11)输出的控制指令用于选择将所述k-bit算术运算单元(44)的每次输出结果数据写入到k-bit临时寄存器(47)或k-bit位宽的寄存器文件(48),当所述k-bit三态缓冲门(46)被使能时必须且只能写入其中之一。
24.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述条件选择器(45)能够直接来自像素级并行处理单元PE(8)的1bit数据作为条件使能信号,不需经过基于所述k-bit缓冲移位寄存器(41)的串并转换,有利于实现灵活快速的行内广域处理。
25.根据权利要求18所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,当所述M×1行处理单元阵列(9)完成较复杂的算法而寄存器文件的存储空间不够时,能够将数据通过所述k-bit缓冲移位寄存器(41)存入所述M×M像素级并行处理单元阵列(7)中;
当所述M×1行处理单元阵列(9)所有操作完成时,能够将结果数据写入所述k-bit缓冲移位寄存器(41),再由阵列外部片上总线(16)读走。
26.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述处理阵列控制模块(11)从变长SIMD存储器内部读取指令片段的位置由片上总线(16)动态配置,且当该段指令执行完成后生成完成标志报告给片上总线(16)。
27.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,为了既支持所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)的协同操作,又减少所需片上指令存储空间,该视觉图像处理系统采取变长SIMD指令机制,其中变长S MD指令存储器每个地址上都存储了一条2L-bit指令字,根据指令字头能够区分这是一条控制所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)协同工作的2L-bit超长SIMD指令,还是控制所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)单独工作的两条L-bit普通SIMD指令;所述处理阵列控制模块(11)内嵌有变长SIMD指令的调度和译码功能单元。
28.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述片上可配置人工神经网络(12)包括:
输入神经元向量寄存器组(51),包括T1个输入神经元寄存器,其中每个输入神经元寄存器用于存储J1比特定点数据,其中T1<
并行运算单元阵列(53),包含T2个并行运算单元,T2≤T1,每个并行运算单元接受所述神经元广播器(52)广播的输入神经元作为第一个操作数,同时分别接收权重/阈值存储器(55)每个地址上的T2个权重/阈值数据作为第二个操作数,其中权重/阈值为J比特定点数据,J>J1;
输出神经元向量寄存器组(54),包括T2个输出神经元寄存器,其中每个输出神经元寄存器存储J2比特定点数据;
权重/阈值存储器(55),其中存有运算过程所需的权重和阈值数据,每个地址上有T2个J比特定点数据;
神经网络控制模块(56),用于根据配置的参数信息控制整个片上可配置人工神经网络(12)的并行运算过程,片上可配置人工神经网络(12)正常工作时存储器地址由神经网络控制模块(56)给出;
总线读写接口(57),用于片上可配置人工神经网络(12)中的输入神经元向量寄存器组(51)、输出神经元向量寄存器组(54)、权重/阈值存储器(55)中的数据被外部写入和读出;并行运算单元中的分段线性映射单元的映射函数和神经网络控制模块(56)的控制参数也由该总线读写接口(57)灵活配置。
29.根据权利要求28所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述每个并行运算单元包括定点乘法器、累加寄存器和分段线性映射单元,其中,所述定点乘法器和所述累加寄存器用于完成输入神经元数据与相应权重因子/阈值的乘累加运算,所述累加寄存器能够被神经网络控制模块清零,所述分段线性映射单元用于实现激活转移函数,其输出用于更新所述输出神经元向量寄存器组(54)。
30.根据权利要求28所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,在所述神经网络控制模块(56)的控制下,所述神经元广播器(52)每次广播一个输入神经元到所述并行运算单元阵列(53),同时从所述权重/阈值存储器(55)中取出与被广播的输入神经元对应的权重/阈值数据到所述并行运算单元阵列(53),经过各个并行运算单元的乘法器相乘后累加到累加寄存器,全部完成后再并行实施分段线性映射,将最终结果归一化为T2比特后送入所述输出神经元向量寄存器组(54)。
31.根据权利要求30所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述写入权重/阈值存储器(55)的数据和配置并行运算单元及神经网络控制模块(56)的数据是根据对神经网络的训练结果得到的,训练过程是在精简指令处理器双核子系统(13)或者系统外部通用处理器上实现。
32.根据权利要求28所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述片上可配置人工神经网络(12)支持最大T1个输入神经元,最大T2个输出神经元,且T2≤T1,当输入神经元数目小于T1、或输出神经元数目小于T2时,剩余的输入神经元寄存器、输出神经元寄存器和权重/阈值存储器中对应的数据将被自动置为0。
33.根据权利要求28所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述输出神经元寄存器的数据由片上总线(16)读出,并再次输入到输入神经元寄存器,实现多层神经网络的计算。
34.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述精简指令处理器双核子系统(13)包括1号精简指令处理器核(RISC#1)、1号RISC私有程序/数据存储器、2号精简指令处理器核(RISC#2)、2号RISC私有程序/数据存储器、处理器核间通信信箱和处理器仲裁器,其中:
该精简指令处理器双核子系统(13)的1号精简指令处理器核(RISC#1)和2号精简指令处理器核(RISC#2)分别具有P比特数据位宽的私有程序/数据存储器,以实现线程级并行的处理,用于负责高级图像处理中除正常特征识别以外的不规则处理以及对整个系统的控制。
35.根据权利要求34所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述1号精简指令处理器核(RISC#1)和2号精简指令处理器核(RISC#2)之间利用所述处理器核间通信信箱进行通信以实现必要的线程同步和数据交换;
所述1号精简指令处理器核(RISC#1)和2号精简指令处理器核(RISC#2)对片上总线的访问权通过所述处理器仲裁器控制,该处理器仲裁器在硬件上支持固定优先级和先来先服务两种仲裁方式;
所述处理器核间通信信箱为同步双向FIFO。
36.根据权利要求34所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述精简指令处理器双核子系统(13)还根据所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)进行处理所获得的宏观图像信息或感兴趣目标范围动态调整所述图像传感器控制模块(6)的参数寄存器中的数据,以自适应不断变化的应用环境,以及满足本系统或目标在环境中的相对运动所带来的多分辨率处理需求。
37.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述随机/顺序混合I/O存储器(14)为一双端口存储器,其中一个端口为P比特位宽,可由片上总线进行随机读写访问,另一端口为PS(PS38.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述系统线程标志(15)为W比特寄存器,其中某些比特由系统内部的片上总线(16)负责控制写入,而另外一些比特则由系统外部器件负责控制写入;系统内外均可读标志寄存器的所有比特。
39.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,所述片上总线(16)将来自所述精简指令处理器双核子系统(13)的读写控制信号和逻辑地址信息映射到其他各个总线从器件模块所需的选通使能信号和物理地址信息时,所述器件模块包括图像传感器控制模块、处理阵列控制模块、片上人工神经网络、随机/顺序混合I/O存储器、以及系统线程标志。
40.根据权利要求1所述的基于可编程视觉芯片的视觉图像处理系统,其特征在于,在该视觉图像处理系统中,由图像传感器获得的数字像素数据以行并行方式载入到所述M×M像素级并行处理单元阵列(7)中,在所述M×M像素级并行处理单元阵列(7)和所述M×1行处理单元阵列(9)的协同配合下灵活完成各种低、中级图像处理,提取出图像特征送入片上人工神经网络(12)进行特征识别,以及还由精简指令处理器双核子系统(13)做进一步分析处理,得到最终所需的少量结果数据并输出。
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