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锁存器

阅读：723发布：2020-06-13

专利汇可以提供锁存器专利检索，专利查询，专利分析的服务。并且本发明公开了一种锁存器，由一个储存单元、5个传输门和一个四输入时钟控制的穆勒C单元组成，CLK为时钟信号，CLKB为CLK经过一级反相器 FX1得到的时钟信号；所述存储单元由8组两输入反相器互相锁存而构成，每组反相器由一个PMOS晶体管和一个NMOS晶体管串联组成，其中，PMOS晶体管的源极与电源电压 VDD相连接，NMOS晶体管的源极接地，PMOS晶体管的漏极与NMOS晶体管的漏极连接的节点，记为存储节点，所述存储单元共有8个存储节点S1～S8，分别位于每组反相器中。本发明能够抵抗两位节点翻转，拦截存储单元传输的软错误。，下面是锁存器专利的具体信息内容。

权利要求

1.一种锁存器，其特征在于，由一个储存单元、5个传输门和一个四输入时钟控制的穆勒C单元组成，CLK为时钟信号，CLKB为CLK经过一级反相器FX1得到的时钟信号；
所述存储单元由8组两输入反相器互相锁存而构成，每组反相器由一个PMOS晶体管和一个NMOS晶体管串联组成，其中，PMOS晶体管的源极与电源电压VDD相连接，NMOS晶体管的源极接地，PMOS晶体管的漏极与NMOS晶体管的漏极连接的节点，记为存储节点，所述存储单元共有8个存储节点S1～S8，分别位于每组反相器中；
第一组两输入反相器由第一PMOS晶体管和第一NMOS晶体管组成，存储节点为S1；第二组两输入反相器由第二PMOS晶体管和第二NMOS晶体管组成，存储节点为S2；第三组两输入反相器由第三PMOS晶体管和第三NMOS晶体管组成，存储节点为S3；第四组两输入反相器由第四PMOS晶体管和第四NMOS晶体管组成，存储节点为S4；第五组两输入反相器由第五PMOS晶体管和第五NMOS晶体管组成，存储节点为S5；第六组两输入反相器由第六PMOS晶体管和第六NMOS晶体管组成，存储节点为S6；第七组两输入反相器由第七PMOS晶体管和第七NMOS晶体管组成，存储节点为S7；第八组两输入反相器由第八PMOS晶体管和第八NMOS晶体管组成，存储节点为S8；
第一传输门～第五传输门的输入端相连接，作为锁存器的数据输入端D，其控制端输入CLK，反相控制端输入CLKB，传第五输门的输出端与锁存器的输出端Q相连接；
所述四输入时钟控制的穆勒C单元由5个PMOS晶体管第九～第十三和5个NMOS晶体管第九～第十三依次串联而成；第九PMOS晶体管的源极与电源电压端相连接，第十三PMOS晶体管的漏极与第九NMOS晶体管的漏极相连接，其连接的节点作为锁存器的输出端Q，第十三NMOS晶体管的源极接地；第十三PMOS晶体管的栅极输入时钟信号CLK，第九NMOS晶体管的栅极输入时钟信号CLKB；
存储节点S1与第二PMOS晶体管的栅极、第八PMOS晶体管的栅极和第一传输门的输出端相连接；存储节点S2与第三PMOS晶体管的栅极、第九PMOS晶体管的栅极、第一NMOS晶体管的栅极和第十三NMOS晶体管的栅极相连接；存储节点S3与第二NMOS晶体管的栅极、第四PMOS晶体管的栅极和第二传输门的输出端相连接；存储节点S4与第十PMOS晶体管的栅极、第三NMOS晶体管的栅极、第五NMOS晶体管的栅极和第十二NMOS晶体管的栅极相连接；存储节点S5与第四NMOS晶体管的栅极、第六NMOS晶体管的栅极和第三传输门TG3的输出端相连接；存储节点S6与第五PMOS晶体管的栅极、第十一PMOS晶体管的栅极、第七NMOS晶体管的栅极和第十一NMOS晶体管的栅极相连接；存储节点S7与第六PMOS晶体管的栅极、第八NMOS晶体管的栅极和第四传输门的输出端相连接；存储节点S8与第一PMOS晶体管的栅极、第七PMOS晶体管的栅极、第十二PMOS晶体管的栅极和第十NMOS晶体管的栅极相连接。
2.如权利要求1所述的锁存器，其特征在于：所述锁存器工作在穿通模式时，若时钟信号CLK为高电平时，则CLKB为低电平，数据从输入端D传入,通过第一传输门～第五传输门，到达存储单元内的4个存储节点S1,S3,S5,S7，和锁存器输出端Q。
3.如权利要求1所述的锁存器，其特征在于：所述锁存器工作在锁存模式时，若时钟信号CLK为低电平时，则CLKB为高电平，第一传输门～第五传输门关闭，穆勒C单元的第十三PMOS晶体管、第九NMOS晶体管NM9打开，数据从锁存单元中4个存储节点S2,S4,S6，S8传出，经过由穆勒C单元，到达锁存器输出端Q。
4.如权利要求1所述的锁存器，其特征在于：所述传输门为CMOS传输门，由一个NMOS晶体管和一个PMOS晶体管构成。
5.如权利要求1所述的锁存器，其特征在于：所述穆勒C单元的输入逻辑电平均一致时，则穆勒C单元具为反相器功能，穆勒C单元的输入逻辑电平不一致时，输出呈高阻态；第十三PMOS晶体管和第九NMOS晶体管作为时钟控制端。

说明书全文

锁存器

技术领域

[0001] 本发明涉及半导体集成电路领域，特别是涉及一种锁存器。

背景技术

[0002] 集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子翻转(SEU)带来的软错误。

[0003] 软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。

[0004] 近些年，由于工艺节点不断先进，器件之间的距离越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。

发明内容

[0005] 本发明要解决的技术问题是提供一种锁存器，能够抵抗两位节点翻转，拦截存储单元传输的软错误。

[0006] 为解决上述技术问题，本发明的锁存器，由一个储存单元、5个传输门和一个四输入时钟控制的穆勒C单元组成，CLK为时钟信号，CLKB为CLK经过一级反相器FX1得到的时钟信号；

[0007] 所述存储单元由8组两输入反相器互相锁存而构成，每组反相器由一个PMOS晶体管和一个NMOS晶体管串联组成，其中，PMOS晶体管的源极与电源电压VDD相连接，NMOS晶体管的源极接地，PMOS晶体管的漏极与NMOS晶体管的漏极连接的节点，记为存储节点，所述存储单元共有8个存储节点S1～S8，分别位于每组反相器中；第一组两输入反相器由第一PMOS晶体管和第一NMOS晶体管组成，存储节点为S1；第二组两输入反相器由第二PMOS晶体管和第二NMOS晶体管组成，存储节点为S2；第三组两输入反相器由第三PMOS晶体管和第三NMOS晶体管组成，存储节点为S3；第四组两输入反相器由第四PMOS晶体管和第四NMOS晶体管组成，存储节点为S4；第五组两输入反相器由第五PMOS晶体管和第五NMOS晶体管组成，存储节点为S5；第六组两输入反相器由第六PMOS晶体管和第六NMOS晶体管组成，存储节点为S6；第七组两输入反相器由第七PMOS晶体管和第七NMOS晶体管组成，存储节点为S7；第八组两输入反相器由第八PMOS晶体管和第八NMOS晶体管组成，存储节点为S8；

[0008] 第一传输门～第五传输门的输入端相连接，作为锁存器的数据输入端D，其控制端输入CLK，反相控制端输入CLKB，传第五输门的输出端与锁存器的输出端Q相连接；

[0009] 所述四输入时钟控制的穆勒C单元由5个PMOS晶体管第九～第十三和5个NMOS晶体管第九～第十三依次串联而成；第九PMOS晶体管的源极与电源电压端相连接，第十三PMOS晶体管的漏极与第九NMOS晶体管的漏极相连接，其连接的节点作为锁存器的输出端Q，第十三NMOS晶体管的源极接地；第十三PMOS晶体管的栅极输入时钟信号CLK，第九NMOS晶体管的栅极输入时钟信号CLKB；

[0010] 存储节点S1与第二PMOS晶体管的栅极、第八PMOS晶体管的栅极和第一传输门的输出端相连接；存储节点S2与第三PMOS晶体管的栅极、第九PMOS晶体管的栅极、第一NMOS晶体管的栅极和第十三NMOS晶体管的栅极相连接；存储节点S3与第二NMOS晶体管的栅极、第四PMOS晶体管的栅极和第二传输门的输出端相连接；存储节点S4与第十PMOS晶体管的栅极、第三NMOS晶体管的栅极、第五NMOS晶体管的栅极和第十二NMOS晶体管的栅极相连接；存储节点S5与第四NMOS晶体管的栅极、第六NMOS晶体管的栅极和第三传输门TG3的输出端相连接；存储节点S6与第五PMOS晶体管的栅极、第十一PMOS晶体管的栅极、第七NMOS晶体管的栅极和第十一NMOS晶体管的栅极相连接；存储节点S7与第六PMOS晶体管的栅极、第八NMOS晶体管的栅极和第四传输门的输出端相连接；存储节点S8与第一PMOS晶体管的栅极、第七PMOS晶体管的栅极、第十二PMOS晶体管的栅极和第十NMOS晶体管的栅极相连接。

[0011] 本发明的锁存器具有高速、高可靠的特点，穆勒C单元在锁存模式下，能够拦截存储单元传输来的软错误，因此，本发明具有抵抗两位节点翻转的功能。在穿通模式下，第五传输门可以用来实现高速传输。附图说明

[0012] 下面结合附图与具体实施方式对本发明作进一步详细的说明：

[0013] 图1是所述锁存器一实施例原理图；

[0014] 图2是图1所示锁存器中各点波形图。

具体实施方式

[0015] 结合图1所示，所述锁存器具有抵抗两位节点翻转的功能，在图1所示的实施例中，该锁存器由一个储存单元、5个传输门和四输入时钟控制的穆勒C单元组成。CLK为时钟信号，CLKB为CLK经过一级反相器FX1得到的时钟信号。

[0016] 所述存储单元由8组两输入反相器互相锁存而构成。每组反相器由一个PMOS晶体管和一个NMOS晶体管串联组成，其中，PMOS晶体管的源极与电源电压VDD相连接，NMOS晶体管的源极接地，PMOS晶体管的漏极与NMOS晶体管的漏极连接的节点，记为存储节点。所述存储单元共有8个存储节点S1～S8，分别位于每组反相器中。

[0017] 第一组两输入反相器由PMOS晶体管PM1和NMOS晶体管NM1组成，存储节点为S1。

[0018] 第二组两输入反相器由PMOS晶体管PM2和NMOS晶体管NM2组成，存储节点为S2。

[0019] 第三组两输入反相器由PMOS晶体管PM3和NMOS晶体管NM3组成，存储节点为S3。

[0020] 第四组两输入反相器由PMOS晶体管PM4和NMOS晶体管NM4组成，存储节点为S4。

[0021] 第五组两输入反相器由PMOS晶体管PM5和NMOS晶体管NM5组成，存储节点为S5。

[0022] 第六组两输入反相器由PMOS晶体管PM6和NMOS晶体管NM6组成，存储节点为S6。

[0023] 第七组两输入反相器由PMOS晶体管PM7和NMOS晶体管NM7组成，存储节点为S7。

[0024] 第八组两输入反相器由PMOS晶体管PM8和NMOS晶体管NM8组成，存储节点为S8。

[0025] 所述传输门为CMOS传输门，由一个NMOS晶体管和一个PMOS晶体管构成。

[0026] 五个传输门TG1～TG5的输入端相连接，作为锁存器的数据输入端D。五个传输门TG1～TG5的控制端输入时钟信号CLK，反相控制端输入时钟信号CLKB。传输门TG5的输出端与锁存器的输出端Q相连接。

[0027] 穆勒C单元具有类似反相器功能。当穆勒C单元的输入逻辑电平均一致时(结合图1所示，其中存储节点S2、S4、S6、S8均为高电平或者都为低电平时)，穆勒C单元为反相器功能；当穆勒C单元的输入逻辑电平不是全一致时，输出高阻态。

[0028] 所述四输入时钟控制的穆勒C单元由5个PMOS晶体管PM9～PM13和5个NMOS晶体管NM9～NM13依次串联而成。PMOS晶体管PM9的源极与电源电压端相连接，PMOS晶体管PM13的漏极与NMOS晶体管NM9的漏极相连接，其连接的节点作为锁存器的输出端Q，NMOS晶体管NM13的源极接地。PMOS晶体管PM13的栅极输入时钟信号CLK，NMOS晶体管NM9的栅极输入时钟信号CLKB。PMOS晶体管PM13和NMOS晶体管NM9作为时钟控制端。

[0029] 存储节点S1与PMOS晶体管PM2的栅极、PMOS晶体管PM8的栅极和传输门TG1的输出端相连接。

[0030] 存储节点S2与PMOS晶体管PM3的栅极、PMOS晶体管PM9的栅极、NMOS晶体管NM1的栅极和NMOS晶体管NM13的栅极相连接。

[0031] 存储节点S3与NMOS晶体管NM2的栅极、PMOS晶体管PM4的栅极和传输门TG2的输出端相连接。

[0032] 存储节点S4与PMOS晶体管PM10的栅极、NMOS晶体管NM3的栅极、NMOS晶体管NM5的栅极和NMOS晶体管NM12的栅极相连接。

[0033] 存储节点S5与NMOS晶体管NM4的栅极、NMOS晶体管NM6的栅极和传输门TG3的输出端相连接。

[0034] 存储节点S6与PMOS晶体管PM5的栅极、PMOS晶体管PM11的栅极、NMOS晶体管NM7的栅极和NMOS晶体管NM11的栅极相连接。

[0035] 存储节点S7与PMOS晶体管PM6的栅极、NMOS晶体管NM8的栅极和传输门TG4的输出端相连接。

[0036] 存储节点S8与PMOS晶体管PM1的栅极、PMOS晶体管PM7的栅极、PMOS晶体管PM12的栅极和NMOS晶体管NM10的栅极相连接。

[0037] 当上述锁存器工作在穿通模式时，若时钟信号CLK为高电平时，则CLKB为低电平。数据从输入端D传入,通过传输门TG1-TG5，到达存储单元内的4个存储节点S1,S3,S5,S7，和锁存器输出端Q。

[0038] 当上述锁存器工作在锁存模式时，若时钟信号CLK为低电平时，则CLKB为高电平。传输门TG1-TG5关闭，PMOS晶体管PM13、NMOS晶体管NM9打开，数据从锁存单元中4个存储节点S2,S4,S6，S8传出，经过由穆勒C单元，到达锁存器输出端Q。

[0039] 所述锁存器的各点波形如图2所示。其中：

[0040] 1.在3.5ns时，在存储节点S2、S3处同时施加单粒子翻转(SEU)脉冲1，可以看到存储节点S2、S3迅速被拉回到原来的正确逻辑电平，锁存器的输出端Q的逻辑状态不受影响，仍保持0逻辑状态。

[0041] 2.在6ns时，在存储节点S6、S8处同时施加单粒子翻转(SEU)脉冲1，存储节点S6、S8不能被拉回到原来的正确逻辑电平，且存储节点S5和S7发生翻转，但由于此时存储节点S2保持原来正确逻辑状态，穆勒C单元的输入逻辑电平不是全一致，穆勒C单元会进入高阻态，将从存储单元中出来的软错误屏蔽，输出端Q保持原来正确的0逻辑状态。

[0042] 3.在16.6ns时，在存储节点节点S1、S7处同时施加单粒子翻转(SEU)脉冲1，存储节点S1、S7不能被拉回到原来的正确逻辑电平，且存储节点S2和S8发生翻转，但由于此时存储节点S4保持原来正确逻辑状态，穆勒C单元的输入逻辑电平不是全一致，穆勒C单元会进入高阻态，将从存储单元中出来的软错误屏蔽，输出端Q保持原来正确的1逻辑状态。

[0043] 4.在25.5ns时，在存储节点S4、S5处同时施加单粒子翻转(SEU)脉冲1，可以看到存储节点S4、S5迅速被拉回到原来的正确逻辑电平，锁存器的输出端Q的逻辑状态不受影响，仍保持1逻辑状态。

[0044] 以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

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