技术领域
[0001] 本实用新型涉及生成
时钟信号的电路，该时钟信号具有调节占空比的可能。
背景技术
[0002] 已知，时钟信号用于对大量模拟电路和数字电路的操作定时。
[0003] 如图1所示，时钟信号ck通常是具有给定时段T的方波
波形。在已知的方法中，占空比d表示图1中由τ表示的时段关于总时段的有效百分比：
[0004] d＝τ/T
[0005] 在数字领域中，时钟信号可以用于例如同步数据通信的操作。例如，重要的是要知道时钟信号的“高”、“低”电平的持续时间以保证组合逻辑中的所谓的“建立”和“保持”时间，即，在时钟信号的边沿(例如上升沿)之前及之后数据保持稳定所需的最小时间。
[0006] 在模拟领域中，时钟信号用于例如
开关电容器
放大器电路，其中通常需要存在两个阶段(phase)，适当的持续时间的“高”阶段和“低”阶段，由时钟信号的“高”电平和“低”电平表示。例如，这些阶段可以用于复位的定时操作或模拟
输入信号的检测。在给定时钟信号的某个时段的情形下，高和低阶段的持续时间必须恰当选择，有时彼此不同以确保电路的正确的操作和稳定。
[0007] 已经提出大量的技术方案用于生成具有可调占空比的时钟信号。然而，本
申请人发现，就例如复杂性和
电能消耗而言，这些技术方案中没有一个是完全满意的。
[0008] 例如，可能的已知技术方案在图2中示出并由Hui Zhang、Hai-gang Yang、Jia Zhang、Fei Liu在2009年IEEE射频集成技术国际研讨会(IEEE International Symposium on Radio-Frequency Integration Technology)上的文献“High-speed Programmable Counter Design for PLL Based on A Delay Division Technique”中进行了详细描述。
[0009] 根据这个技术方案，
时钟信号发生器电路1构思了使用输入时钟信号(所谓的“主”)，由ckin表示，具有高
频率并且被提供到n位数字计数器2的输入端。
[0010] 在第一数字比较器3和第二数字比较器4的输入端供应由数字计数器2生成的计数器信号计数，这两个比较器分别将该信号计数与第一
阈值M和第二阈值N进行比较。
[0011] 第一数字比较器3的输出作为输出触发器5的置位信号S，而第二数字比较器4的输出作为同一输出触发器5的复位信号R。置位信号S还用于复位数字计数器2提供的计数器计数。
[0012] 输出触发器5的输出Q提供输出时钟信号ckout，该信号的占空比和时段可以通过选择适合的阈值M和N(分别调节时钟信号的高阶段和低阶段)来调节。更具体地，占空比在这此情形下取决于上述阈值之间的比率N/M。
[0013] 然而，本申请人已经认识到图2中示出的时钟信号发生器电路1有一些
缺陷，包括：主时钟信号ckin需要具有高频率来精确调节占空比的值；可以获得的占空比的
分辨率取决于数字计数器2的位数n；高分辨率需要更大的集成实现中的占用面积和更大的功耗；可以仅获得一定数量的离散值以用于调节占空比。
[0014] 时钟信号发生器电路1’的另一个已知的技术方案在图3中示出并在由R.Tajizadegan和A.Abrishamifar于2008年在波兰举行的第15届国际会议上发表的文献“A Duty-Cycle Control Circuit With High Input-Output Duty-Cycle Range”中详细描述。
[0015] 该技术方案总体上是基于延迟
锁相环(DLL)，其构思了使用延迟线6，接收输入时钟信号，再次由ckin表示并且由
串联在一起的一定数量(p个)的延迟
逻辑门7的链构成，该延迟
逻辑门7具有变化及可调节的延迟。这个延迟逻辑门7链的输出被封闭在至输入端的回 路反馈路径中。
[0016] 输入时钟信号ckin和输出时钟信号ckout之间的
相位差(由各延迟逻辑门7的累积延迟给出)在稳态条件中为零或者已知，这是由于存在鉴频鉴相器(PFD)8，其测量跨该链上的
电压的相位偏移以及经由偏置发生器9通过施加适当的
控制信号控制各个延迟逻辑门7的延迟。
[0017] 每个延迟逻辑门7的输出端上的电压表示输入时钟信号ckin的相应的划分。
[0018] 本申请人也已经认识到这一技术方案存在一些缺陷，包括下列各项：可以获得的占空比的分辨率取决于延迟线6的长度，使得更高的分辨率需要更大数量(p个)的延迟逻辑门7(并且因此增加占用的面积和电能消耗)；DLL基于各延迟逻辑门7之间的精确耦合，使得使用大量的这样的延迟逻辑门7(以获得高分辨率)产生线性问题；而且在这种情形下，可能仅获得用于占空比的一定数量的离散值。实用新型内容
[0019] 本实用新型的目的在于至少部分地克服上述问题和缺陷，尤其是提供一种生成具有可变及可调占空比的时钟信号的技术方案，其具有更经济的优点，并且占用面积和电能消耗更少。
[0020] 根据本实用新型，因此提供一种时钟信号发生器电路，被配置为生成从输入时钟信号得到的输出时钟信号，包括：单稳态级，具有被设计为接收所述输入时钟信号的时钟输入端、被设计为接收控制信号的控制输入端以及被设计为供应所述输出时钟信号的输出端，所述输出时钟信号具有根据所述控制信号可变的占空比；以及反馈回路，可操作地耦合到所述单稳态级并且被配置为根据所述输出时钟信号的占空比的期望值和检测值生成所述控制信号。
附图说明
[0021] 为更好理解本实用新型，现在仅通过非限制性示例并且参照附图 描述本实用新型的优选
实施例，其中：
[0022] -图1示出时钟信号及相应的占空比的示例；
[0023] -图2是已知类型的第一时钟信号发生器电路的总体电路图；
[0024] -图3是另一种已知类型的第二时钟信号发生器电路的总体电路图；
[0025] -图4是根据本技术方案的实施例的时钟信号发生器电路的总体电路图；
[0026] -图5示出图4的电路中的电学量的图；
[0027] -图6是图4的时钟信号发生器电路的可能的实现的电路图；以及
[0028] -图7a和7b示出图6的电路中的电学量图。
具体实施方式
[0029] 正如将在下文中详细描述的那样，本技术方案的一个方面构思了使用信号受控的单稳态电路生成具有可调占空比的时钟信号，该单稳态电路接收输入时钟信号和控制信号。
[0030] 单稳态电路生成形成输出时钟信号的脉冲，该脉冲特别是方波信号，具有与输入时钟信号相同的频率、以及可以根据控制信号(其确定单稳态电路的脉冲的持续时间)来调节的占空比。
[0031] 具体地，根据参考信号和输出时钟信号的实际占空比检测，通过反馈回路生成单稳态电路的控制信号，参考信号指示同一占空比的期望值。
[0032] 如图4所示，根据本技术方案的实施例的时钟信号发生器电路10包括单稳态级12，具有：
[0033] 时钟输入端12a，其接收输入时钟信号ckin，例如，具有时段T的时钟信号，或者具有给定频率f(f＝l/T)的脉冲信号；
[0034] 控制输入端12b，其接收控制信号Sc；以及
[0035] 输出端12c，在其上产生输出时钟信号ckout。
[0036] 具体地并且也如图5所示，单稳态级被配置为在输入时钟信号ckin 的每个边沿(例如上升沿)或每个脉冲处生成具有持续时间τ的脉冲，该脉冲取决于在控制输入端12b接收的控制信号Sc。输出时钟信号ckout具有与输入时钟信号ckin相同的时段/频率T/f以及取决于控制信号Sc可变的占空比d。
[0037] 换言之，单稳态级12由输入时钟信号ckin的边沿(例如上升沿)或出现的脉冲触发。
[0038] 以将对本领域技术人员显而易见的已知的方式，单稳态级12可以有几种电路实施例，例如具有逻辑门的数字电路(在高频率值f的情况下，这种实现是有利的)以及如模拟电路，例如使用已知的RC网络或其他集成电路(IC)。
[0039] 例如，信号受控的单稳态级12的已知的技术方案在P.Tuwanut、J.Koseeyaporn、P.Wardkein于2005年11月在墨尔本和昆士兰举行的在TENCON 2005 IEEE Region 10上发表的“A Novel Monostable Multivibrator Circuit”中第1-4页和第21-24页中进行了描述。
[0040] 时钟信号发生器电路10还包括反馈回路13，配置为根据输出时钟信号ckout和参考信号Vref生成单稳态级12的控制信号Sc，使得输出时钟信号ckout的占空比d具有取决于同一参考信号Vref的期望值。
[0041] 具体地，反馈回路13包括转换器级14，被设计为执行从占空比到电压的转换，转换器级14具有连接到单稳态级12的输出端12c并接收输出时钟信号ckout的输入端14a，以及供应模拟类型的经转换的信号Vc的输出端14b，该经转换的信号Vc的电压值取决于输出时钟信号ckout的占空比d(例如，与其成比例)。
[0042] 以对本领域技术人员将显而易见的已知的方式，转换器级14可以具有几个电路实施例；例如(如下文中将要描述的那样)，其可以通过RC网络实现为模拟电路或者一般为低通
滤波器。
[0043] 反馈回路13还包括差分类型(或积分器)的
运算放大器级16，具有第一输入端16a、第二输出端16b以及相应的输出端16c，第一输入端16a连接到转换器级14的输出端14b并接收经转换的信号Vc，第二输出端16b接收参考信号Vref，相应的输出端16c连接到单稳态 级12的控制输入端12b，在其上供应控制信号Sc。
[0044] 运算放大器级16被配置为生成控制信号Sc，该信号Sc控制单稳态级12的延迟(即，相应脉冲信号的持续时间τ)，该信号Sc由经转换的信号Vc和参考信号Vref之间的差得到，该差经过适当的处理(具体地是被放大)。
[0045] 因此反馈回路13的操作构思了：在较短时间内，输出时钟信号ckout的占空比d(具有与输入时钟信号ckin相同的频率f)到达期望值，由参考信号Vref的值调节。
[0046] 以对本领域技术人员将显而易见的已知的方式，运算放大器级16可以以众多方式实现，例如使用积分器配置，该配置使用有限数量的MOS晶体管并且具有窄带宽以便具有有限的功耗。
[0047] 运算放大器级16可以定义具有在低频处的主极点的增益级，具有使反馈回路13稳定的值(可替代地，主极点可以由不同的其他电路元件获得)。
[0048] 参照图6，现在描述时钟信号发生器电路10的可能的实现方式。
[0049] 在这个实施例中，单稳态级12在时钟输入端12a上接收例如为20MHz的频率f的脉冲类型的输入时钟信号ckin，并且在输出端12c上供应相同频率f的输出时钟信号ckout，信号ckout具有占空比d，例如50％。
[0050] 在这个情况中，在单稳态级12中，生成的脉冲的持续时间τ由偏置信号Sb的值确定，偏置信号Sb由偏置发生器19生成，偏置信号Sb由在电源端上供应到时钟信号发生器电路10的
电源电压VDD得到。
[0051] 偏置信号Sb的值和前述的持续时间τ取决于控制输入端12b上接收到的控制信号Sc，该控制信号Sc在这一情况中控制偏置发生器19。
[0052] 另外，在这个情况中，由RC网络获得转换器级14，RC网络由转换
电阻器20和转换电容器21形成，
电阻器20连接在输入端14a(与单稳态级12的输出端12c相接)和第一内部
节点N1之间，电容器21连接在第一内部节点N1和时钟信号发生器电路10的参考接地端GND之间。
[0053] 控制电压信号Vc在此由下面的表达式给出：
[0054] Vc＝VDD·d
[0055] 在这个实施例中，时钟信号发生器电路10还包括
分压器22，分压器22由第一分压电阻器22a和第二分压电阻器22b形成，第一分压电阻器22a连接在接收电源电压VDD的电源端和第二内部节点N2之间，第二分压电阻器22b连接在第二内部节点N2和参考接地端GND之间。
[0056] 分压器22在第二内部节点N2上生成参考信号Vref，Vref在这个情况中由下面的表达式给出：
[0057]
[0058] 在该示例中，选择第一分压电阻器22a和第二分压电阻器22b的值，使Vref等于VDD/2，从而占空比d等于期望值的50％。
[0059] 很显然，可以通过改变分压电阻器22a和22b中的一个或二者的电阻值(有利地，相同的分压电阻器22a和22b中至少一个可以是可变电阻器)来连续改变占空比d的值。
[0060] 作为使用分压电阻器22的替代，参考信号Vref可以由适于该目的的任何其他电路提供，例如带隙型的电压发生器。
[0061] 图7a示出输入时钟信号ckin和输出时钟信号ckout的图，参照前面讨论过的并在图6中示出的实施例。
[0062] 图7b再次参照相同的实施例示出经转换的信号Vc和控制信号Sc的图，其突出显示在短暂的启动瞬间之后，将时钟信号发生器电路10带入稳态值的反馈回路13的速度。
[0063] 从前面的讨论中，清楚地揭示了所描述的技术方案的优点。
[0064] 具体来说，强调了上述技术方案能够生成具有占空比的时钟信号，所述占空比可在连续的值范围(振幅和动态范围取决于单稳态级12和放大器级16的特性)内被任意调节并选择，具有低复杂性和低占用面积以及低功耗。
[0065] 单稳态级12的使用能够获得极高的
精度和分辨率，一般仅受噪声的限制。
[0066] 所描述的技术方案并未构思使用高频输入时钟信号ckin(主时钟信号)，假定这个频率与输出时钟信号ckout一致。
[0067] 另外，有利地是，时钟信号发生器电路10可以在宽
频率范围内正确地操作。例如，正如前面强调的，在高运行频率的情况下，单稳态级12可以设计为逻辑型的实现方式，而对于低频，单稳态级12可以设计为模拟型的实现方式。
[0068] 如通过示例方式参照图6所讨论的，有利的是，时钟信号发生器电路10可以以简单有效的方式提供占空比为50％的输出时钟信号ckout，例如通过在需要重建或改变占空比信息的信号上操作。
[0069] 最后，显然，可以对这里描述和讨论的内容作出
修改和变化，不因此脱离如后附
权利要求所限定的本实用新型的范围。
[0070] 具体来说，再次强调，根据具体实现需求，大量电路实现方式可以被设计用于单稳态级12、转换器级14和运算放大器级16。另外，如前面提到的，参考信号Vref可以以任何已知的方式生成。
[0071] 有利的是，时钟信号发生器电路10可以用于数字型的应用，例如逻辑数据通信中的同步，以及模拟型的应用，例如，操作开关电容器放大器电路的相位的生成。
