1.一种数据保持电路装置，该装置包括：
输入/输出基垫单元，包括具有输入端和输出端的电平移位器电路；
输出锁存电路，包括至少两个连接至该电平移位器电路的输出端的晶体管，并配置为基于所述输入端的状态来保持该电平移位器电路的状态；以及
漏电优化电路，配置为与该输出锁存电路的状态保持相协同地降低漏电功率。
2.如权利要求1所述的装置，其中该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
3.如权利要求1所述的装置，其中所述电平移位器电路输入端配置为将薄栅极器件容纳于输入级中。
4.如权利要求1所述的装置，其中所述电平移位器电路输入端包括至少两个耗尽型晶体管。
5.如权利要求4所述的装置，其中所述至少两个耗尽型晶体管配置为允许电压比率增大。
6.一种用于控制集成电路内功耗的系统，该系统包括：
包括第一电路的功率岛，该第一电路配置为：
接收输入信号；
接收保持信号；
处理所述输入信号；
在具有低漏电的休眠状态中保持数据；以及
基于该保持信号保持该数据；
休眠晶体管，连接至该第一电路，该休眠晶体管配置为：
接收负电压休眠信号；以及
减少该休眠状态中该第一电路的功耗，其中该第一电路基于该休眠信号而具有低漏电，同时保持该数据。
7.如权利要求6所述的系统，还包括连接至该功率岛的功率岛管理器，该功率岛与该集成电路的一描绘的分割相关联。
8.如权利要求7所述的系统，其中该功率岛管理器配置为调整该功率岛内的电压，以控制该功率岛的功耗。
9.如权利要求7所述的系统，其中该第一电路还配置为响应接收自该功率岛管理器的控制信号来解除该休眠状态。
10.如权利要求9所述的系统，其中该功率岛管理器还包括寄存器和数据保持状态机，该数据保持状态机配置为对写入至该寄存器计时，其中写入至该寄存器控制该功率岛的休眠模式。
11.如权利要求10所述的系统，其中由该数据保持状态机将时钟信号序列的频率写入至该寄存器。
12.一种集成电路中的存储单元，该集成电路具有功率管理器、Vdd正电源端和Vss接地电源端，所述两个电源端与该存储单元电连通，该存储单元包括：
休眠晶体管，串联地各自电连接到所述电源端之一，所述休眠晶体管适于在掉电模式下由该功率管理器关断；以及
源极跟随器晶体管，在该存储单元的在所述掉电模式下保持二进制数据的部分中与所述休眠晶体管并联；
由此，所述存储单元存储所述二进制数据。
13.如权利要求12所述的存储单元，其中所述电源端之一是Vss接地端，并且所述休眠晶体管是n沟道晶体管。
14.如权利要求13所述的存储单元，其中所述源极跟随器晶体管是p沟道晶体管，其栅极连接到Vss。
15.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收Vdd的电压。
16.如权利要求13所述的存储单元，其中在所述掉电模式下，所述休眠晶体管适于从该功率管理器接收低于Vss的电压。
17.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收大于Vdd的电压。
18.如权利要求12所述的存储单元，其中该存储单元是触发器，并且其中所述触发器的在所述掉电模式下保持所述二进制数据的部分包括所述触发器的从锁存部分。
19.一种集成电路中的存储单元，该集成电路具有功率管理器、Vdd正电源端和Vss接地电源端，所述两个电源端与该存储单元电连通，该存储单 元包括：
堆叠晶体管，位于该存储单元的在掉电模式下保持二进制数据的部分中；
该存储单元的其余部分中的休眠晶体管，串联地各自电连接到所述电源端之一，所述其余部分是非保持部分，并且所述休眠晶体管适于在掉电模式下由该功率管理器关断；以及
由此，所述存储单元存储所述二进制数据。
20.如权利要求19所述的存储单元，其中所述电源端之一是Vss接地端，并且所述休眠晶体管是n沟道晶体管。
21.如权利要求20所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收Vdd的电压。
22.如权利要求20所述的存储单元，其中在所述掉电模式下，所述休眠晶体管适于从该功率管理器接收低于Vss的电压。
23.如权利要求20所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收大于Vdd的电压。
24.如权利要求19所述的存储单元，其中所述堆叠晶体管是n沟道堆叠晶体管。
25.如权利要求19所述的存储单元，其中所述堆叠晶体管是p沟道堆叠晶体管。
26.如权利要求19所述的存储单元，其中该存储单元是触发器，并且其中所述触发器的在所述掉电模式下保持所述二进制数据的部分包括所述触发器的从锁存部分。
27.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，配置为将二进制数据从由所述第一电源端和所述共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平，所述电平移位器在所述共用接地端与输出端之间具有休眠晶体管、输入晶体管、和交联输出锁存器件，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及
功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
28.如权利要求27所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
29.如权利要求27所述的集成电路，其中所述电平移位器内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
30.如权利要求27所述的集成电路，其中所述休眠晶体管使能掉电模式。
31.如权利要求30所述的集成电路，其中所述休眠晶体管是连接至所述共用接地端的n沟道晶体管。
32.如权利要求31所述的集成电路，其中当不在所述掉电模式下时，所述功率管理电路将来自所述第一电源端的电压施加到所述休眠晶体管。
33.如权利要求31所述的集成电路，其中在所述掉电模式下，所述功率管理电路将低于所述共用接地端的电压电平的电压施加到所述休眠晶体管。
34.如权利要求30所述的集成电路，其中所述电平移位器在所述掉电模式下保持数据。
35.如权利要求27所述的集成电路，其中所述电平移位器锁存电平移位的数据。
36.一种运行集成电路的方法，该方法包括以下步骤：
提供第一电源端和第二电源端；
利用电平移位器将二进制数据从由所述第一电源端和共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平；
利用由所述第一电源端和所述共用接地端限定的电压电平来驱动电平移位器输入晶体管；以及
在掉电模式下，利用休眠晶体管来控制所述电平移位器消耗的功率，同时所述电平移位器保持数据。
37.如权利要求36所述的方法，其中所述第二电源端比所述第一电源端提供更高的电压。
38.如权利要求36所述的方法，还包括：防止所述电平移位器的多个输入同时达到所述第一电源端的电压电平。
39.如权利要求36所述的方法，还包括：锁存电平移位的数据。
40.如权利要求36所述的方法，其中控制所述电平移位器消耗的功率包括使能掉电模式。
41.如权利要求40所述的方法，还包括：当不在所述掉电模式下时，将来自所述第一电源端的电压施加到所述休眠晶体管。
42.如权利要求40所述的方法，还包括：在所述掉电模式下，利用所述电平移位器来保持数据。
43.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接，所述电平移位器配置为将二进制数据从由所述第一电源端和所述共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平，所述电平移位器具有休眠晶体管和输入晶体管，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及
功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
44.如权利要求43所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
45.如权利要求43所述的集成电路，其中所述休眠晶体管使能掉电模式。
46.如权利要求43所述的集成电路，其中所述电平移位器锁存电平移位的数据。
47.如权利要求43所述的集成电路，其中所述电平移位器输入晶体管是薄栅极晶体管。
48.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，配置为将从由所述第一电源端和所述共用接地端限定的电压电平移位至由所述第二电源端和所述共用接地端限定的电压电平的数据锁存，所述电平移位器具有休眠晶体管和输入晶体管，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
49.如权利要求48所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
50.如权利要求48所述的集成电路，其中所述电平移位器内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
51.如权利要求48所述的集成电路，其中所述休眠晶体管使能掉电模式。
52.如权利要求51所述的集成电路，其中所述电平移位器在所述掉电模式下保持数据。
53.一种运行集成电路的方法，该方法包括以下步骤：
提供第一电源端和第二电源端；
利用电平移位器将二进制数据从由所述第一电源端和共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平；
利用由所述第一电源端和所述共用接地端限定的电压电平来驱动电平移位器输入晶体管；
防止所述电平移位器的多个输入同时达到所述第一电源端的电压电平；以及利用休眠晶体管来控制所述电平移位器消耗的功率。
54.如权利要求53所述的方法，其中所述第二电源端比所述第一电源端提供更高的电压。
55.如权利要求53所述的方法，还包括：锁存电平移位的数据。
56.如权利要求53所述的方法，其中控制所述电平移位器消耗的功率包括使能掉电模式。
57.如权利要求56所述的方法，还包括：当不在所述掉电模式下时，将来自所述第一电源端的电压施加到所述休眠晶体管。
58.一种集成电路，包括：
两个电源端，用于向该集成电路供电，所述电源端包括Vdd正电源端和Vss接地端，共同限定了逻辑电平的范围；
多个单元，与电连接到所述电源端之一的休眠晶体管串联，每个所述单元为逻辑门或者存储单元；
发生器电路，配置为产生所述逻辑电平的范围之外的可变电压；以及
附加电路，配置为在掉电模式下将所述可变电压施加到所述休眠晶体管。
59.如权利要求58所述的集成电路，其中所述电源端之一是Vss接地端，所述逻辑电平的范围之外的可变电压是低于Vss的电压，并且所述休眠晶体管是n沟道晶体管。
60.如权利要求58所述的集成电路，其中所述电源端之一是Vdd电源端，所述可变电压是高于Vdd的电压，并且所述休眠晶体管是p沟道晶体管。
61.如权利要求58所述的集成电路，其中所述单元包括反相器和触发器中的至少一个。
62.如权利要求58所述的集成电路，其中在所述掉电模式之外的另一模式下，所述附加电路将来自所述电源端中的第一电源端的电压施加到所述休眠晶体管。
63.如权利要求58所述的集成电路，其中所述发生器电路包括休眠发生器和电荷泵电路中的一个。
64.一种功率管理方法，包括以下步骤：
运行具有多个单元的集成电路，每个所述单元为逻辑门或者存储单元，所述单元与电连接到Vdd正电源端或者Vss接地端的休眠晶体管串联，所述Vdd正电源端和Vss接地端共同限定了逻辑电平的范围，并且该集成电路的运行包括：
产生所述逻辑电平的范围之外的可变电压；以及
在掉电模式下将所述可变电压施加到所述休眠晶体管。
65.一种集成电路，包括：
第一电路，其位于功率岛内，并配置为接收输入信号、处理所述输入信号、以及在具有低漏电的休眠状态中保持数据；以及
休眠晶体管电路，其连接至该第一电路，并配置为接收具有负电压的休眠信号，并且当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的状态中的第一电路的功耗。
66.一种集成电路，包括：
第一电路，其配置为接收输入信号、处理所述输入信号、以及在具有低漏电的休眠状态中保持数据；
休眠晶体管电路，其连接至该第一电路，并配置为接收具有负电压的休眠信号，并且当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的状态中的第一电路的功耗；以及
自适应漏电控制器，配置为确定该休眠信号的负电压。
67.一种运行集成电路的方法，该方法包括以下步骤：
将输入信号接收到第一电路内；
在该第一电路内处理所述输入信号；
在具有低漏电的休眠状态中，在该第一电路内保持数据；
将具有负电压的休眠信号接收到连接至该第一电路的休眠晶体管电路内；
在该休眠晶体管电路内，当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的休眠状态中的第一电路的功耗；以及
在自适应漏电控制器内确定该休眠信号的负电压。
68.一种运行集成电路的方法，该方法包括以下步骤：
将输入信号接收到第一电路内；
在该第一电路内处理所述输入信号；
在具有低漏电的休眠状态中，在该第一电路内保持数据；
将具有负电压的休眠信号接收到连接至该第一电路的休眠晶体管电路内；
在该休眠晶体管电路内，当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的休眠状态中的第一电路的功耗；以及
在该第一电路内接收控制信号以解除该休眠状态。