锁相环电路和通信装置
阅读：493发布：2022-11-16
专利汇可以提供锁相环电路和通信装置专利检索，专利查询，专利分析的服务。并且本 发明 提供一种同时满足低功率消耗和小型化的PLL 电路 。该PLL电路的 相位 比较器包括计数器和时间到数字转换器。计数器接收参考时钟 信号 和通过对数控 振荡器 的输出进行分频来获得的低频 时钟信号 以及高频时钟信号。计数器通过对高频时钟信号的时钟数目进行计数来检测参考时钟信号与低频时钟信号之间的 相位差 。时间到数字转换器接收参考时钟信号和低频时钟信号。时间到数字转换器在计数器的输出达到预定范围之后对参考时钟信号与低频时钟信号之间的相位差进行精确度达到比高频时钟信号的周期更短的时间段的检测。，下面是锁相环电路和通信装置专利的具体信息内容。
1.一种锁相环电路，包括：
振荡器，可操作用以在与相位差信号相对应的频率振荡；
分频器，可操作用以生成通过对所述振荡器的输出进行分频来获得的第一时钟和频率高于所述第一时钟的第二时钟；以及
相位比较器，
其中所述相位比较器包括：
第一检测器，接收所述第一时钟、所述第二时钟和参考时钟、对所述第一时钟与所述参考时钟之间的相位差进行精确度达到由所述第二时钟的周期给定的第一时间段的检测并且输出与所述检测到的相位差相对应的所述相位差信号直至所述检测到的相位差达到预定范围；以及
第二检测器，接收所述第一时钟和所述参考时钟、在所述第一检测器检测到的所述相位差达到所述预定范围之后对所述第一时钟与所述参考时钟之间的所述相位差进行精确度达到短于所述第一时间段的第二时间段的检测并且输出与所述检测到的相位差相对应的所述相位差信号。
2.根据权利要求1所述的锁相环电路，
其中所述第一检测器通过对所述第二时钟的时钟数目进行计数来检测所述第一时钟与所述参考时钟之间的所述相位差，并且
其中所述第二检测器通过在每个所述第二时间段延迟所述第一时钟和所述参考时钟中的一个时钟以生成延迟信号并且通过对所述延迟信号与所述第一时钟和所述参考时钟中的另一时钟进行比较来检测所述第一时钟与所述参考时钟之间的所述相位差。
3.根据权利要求1所述的锁相环电路，
其中所述相位比较器还包括：
相位确定单元，可操作用以确定所述第一时钟和所述参考时钟中的一个时钟相对于所述第一时钟和所述参考时钟的另一时钟而言相位是超前还是延迟，并且其中根据所述相位确定单元的确定结果，所述第二检测器在超前相位的情况下输出与所述第一时钟与所述参考时钟之间的所述相位差相对应的所述相位差信号而在延迟相位的情况下输出与零相位差相对应的所述相位差信号。
4.根据权利要求1所述的锁相环电路，
其中所述相位比较器还包括：
移相器，可操作用以将向所述第一检测器输入的所述第一时钟和所述参考时钟的任一时钟的相位移位预定数量；
第一偏移添加器，可操作用以向所述第一检测器的输出添加偏移以便使所述第一检测器的所述输出锁定于其输出范围的中心值附近；以及
第二偏移添加器，可操作用以向所述第二检测器的输出添加偏移以便使所述第二检测器的所述输出锁定于其输出范围的中心值附近。
5.根据权利要求1所述的锁相环电路，还包括：
环路滤波器，使所述相位比较器输出的所述相位差信号限于可变带宽并且向所述振荡器输出所述带宽受限的相位差信号，
其中所述环路滤波器在当所述第一检测器检测到的所述相位差达到所述预定范围的第一时间点之后的带宽比在所述第一时间点之前的带宽更窄。
6.一种具有第一操作模式和第二操作模式的锁相环电路，所述锁相环电路包括：
振荡器，可操作用以在与相位差信号相对应的频率振荡；
分频器，可操作用以生成通过对所述振荡器的输出进行分频来获得的第一时钟和频率高于所述第一时钟的第二时钟；以及
相位比较器，
其中所述相位比较器包括：
第一检测器，接收所述第一时钟、所述第二时钟和参考时钟、对所述第一时钟与所述参考时钟之间的相位差进行精确度达到由所述第二时钟的周期给定的第一时间段的检测；
切换单元，接收所述第一时钟和所述第二时钟并且在所述第二操作模式中输出所述第一时钟而在所述第一操作模式中输出所述第二时钟；
第二检测器，接收所述切换单元的输出和所述参考时钟并且对所述切换单元的所述输出与所述参考时钟之间的所述相位差进行精确度达到短于所述第一时间段的第二时间段的检测；以及
相位差信号生成单元，生成所述相位差信号，
其中在所述第一操作模式中，所述第二检测器与所述第一检测器并行检测所述相位差，并且所述相位差信号生成单元通过组合由所述第一检测器和所述第二检测器检测到的所述相位差来生成所述相位差信号，并且
其中在第二操作模式中，所述第二检测器从当所述第一检测器检测到的所述相位差达到预定范围时的第一时间点开始检测所述相位差，并且所述相位差信号生成单元输出与所述第一检测器检测到的所述相位差相对应的所述相位差信号直至所述第一时间点而在所述第一时间点之后输出与所述第二检测器检测到的所述相位差相对应的所述相位差信号。
7.根据权利要求6所述的锁相环电路，
其中所述第一检测器通过对所述第二时钟的时钟数目进行计数来检测所述第一时钟与所述参考时钟之间的所述相位差，并且
其中所述第二检测器通过在每个所述第二时间段延迟所述切换单元的所述输出和所述参考时钟中的一个以生成延迟信号并且通过对所述延迟信号与所述切换单元的所述输出和所述参考时钟中的另一个进行比较来检测所述切换单元的所述输出与所述参考时钟之间的所述相位差。
8.一种具有第一操作模式和第二操作模式并且对传送数据进行发送的通信装置，所述通信装置包括：
振荡器，可操作用以在与相位差信号相对应的频率振荡；
调制器，接收所述振荡器的输出并且在所述第二操作模式中在所述振荡器的所述振荡频率稳定之后通过所述传送数据来调制所述振荡器的所述输出；
分频器，生成通过对所述振荡器的所述输出进行分频来获得的第一时钟和频率高于所述第一时钟的第二时钟；
分频比控制器，在所述第一操作模式中在所述振荡器的所述振荡频率稳定之后根据所述传送数据来改变所述分频器的分频比；以及
相位比较器，
其中所述相位比较器包括：
第一检测器，接收所述第一时钟、所述第二时钟和参考时钟并且对所述第一时钟与所述参考时钟之间的相位差进行精确度达到由所述第二时钟的周期给定的第一时间段的检测；
切换单元，接收所述第一时钟和所述第二时钟并且在所述第二操作模式中输出所述第一时钟而在所述第一操作模式中输出所述第二时钟；
第二检测器，接收所述切换单元的输出和所述参考时钟并且对所述切换单元的所述输出与所述参考时钟之间的相位差进行精确度达到短于所述第一时间段的第二时间段的检测；以及
相位差信号生成单元，生成所述相位差信号，
其中在所述第一操作模式中，所述第二检测器与所述第一检测器并行检测所述相位差，并且所述相位差信号生成单元通过组合由所述第一检测器和所述第二检测器检测到的所述相位差来生成所述相位差信号，并且
其中在第二操作模式中，所述第二检测器从当所述第一检测器检测到的所述相位差达到预定范围时的第一时间点开始检测所述相位差，并且所述相位差信号生成单元输出与所述第一检测器检测到的所述相位差相对应的所述相位差信号直至所述第一时间点而在所述第一时间点之后输出与所述第二检测器检测到的所述相位差相对应的所述相位差信号。
9.一种具有用于对传送数据进行发送的第一操作模式和用于对接收信号进行接收的第二操作模式的通信装置，所述通信装置包括：
振荡器，可操作用以在与相位差信号相对应的频率振荡；
混合器，可操作用以在所述第二操作模式中在所述振荡器的所述振荡频率稳定之后混合所述振荡器的输出与所述接收信号；
分频器，可操作用以生成通过对所述振荡器的所述输出进行分频来获得的第一时钟和频率高于所述第一时钟的第二时钟；
分频比控制器，可操作用以在所述第一操作模式中根据所述传送数据来改变所述分频器的分频比；以及
相位比较器，
其中所述相位比较器包括：
第一检测器，接收所述第一时钟、所述第二时钟和参考时钟并且对所述第一时钟与所述参考时钟之间的相位差进行精确度达到由所述第二时钟的周期给定的第一时间段的检测；
切换单元，接收所述第一时钟和所述第二时钟并且在所述第二操作模式中输出所述第一时钟而在所述第一操作模式中输出所述第二时钟；
第二检测器，接收所述切换单元的输出和所述参考时钟并且对所述切换单元的所述输出与所述参考时钟之间的相位差进行精确度达到短于所述第一时间段的第二时间段的检测；以及
相位差信号生成单元，可操作用以生成所述相位差信号，
其中在所述第一操作模式中，所述第二检测器与所述第一检测器并行检测所述相位差，并且所述相位差信号生成单元通过组合由所述第一检测器和所述第二检测器检测到的所述相位差来生成所述相位差信号，并且
其中在所述第二操作模式中，所述第二检测器从当所述第一检测器检测到的所述相位差达到预定范围时的第一时间点开始检测所述相位差，并且所述相位差信号生成单元输出与所述第一检测器检测到的所述相位差相对应的所述相位差信号直至所述第一时间点而在所述第一时间点之后输出与所述第二检测器检测到的所述相位差相对应的所述相位差信号。
锁相环电路和通信装置
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 锁相环电路(PLL电路)用作射频集成电路(RF-IC)的参考信号源。近年来，其中PLL电路的所有无源元件被数字电路所取代的全数字PLL电路(ADPLL电路)的发展不断进步。在将PLL电路用于无线终端如麦克风和无线局域网(WLAN)时，低功率消耗成为决定产品价值的重要因素。作为能够以低功率消耗操作的PLL电路，已知例如在以下专利文献中描述的技术。
[0005] 公开号为2008-160594的日本待审专利(下文称为专利文献1)公开了一种运用时间到数字转换器(TDC)的ADPLL电路。专利文献1公开的时间到数字转换器具有如下切换元件，该切换元件用于通过使用对振荡频率进行控制的频率控制信号来改变在操作上与输入频率对应的延迟电路的级数。由于仅所需级数的延迟电路与输入频率的周期相对应地操作，所以该时间到数字转换器可以支持在宽带频率范围中的操作，此外它还可以获得整个系统尤其在高输入频率的低功率消耗。
[0006] 公开号为Hei 11(1999)-127062的日本待审专利(下文称为专利文献2)公开的一种PLL电路具有如下相位比较器电路，该相位比较器电路对通过用分频器对供应的时钟进行分频来获得的参考时钟的相位与可变时钟的相位进行比较。在检测到两个时钟的相位一致时，相位比较器电路通过增加分频器的分频比来降低自有电路的操作频率。因而，可以减少PLL电路的功率消耗。在使状态从非活跃状态返回到活跃状态的重置时间，相位比较器电路的操作频率通过将分频器的分频比设置成原有低值来返回到原有高状态。因此，可以缩短两个时钟的相位同步所需时间。
[0007] 公开号为Hei 10(1998)-070456的日本待审专利(下文称为专利文献3)公开的一种数字PLL电路具有检测两个信号的相位一致的电路。该数字PLL电路在两个信号的相位一致之时停止相位调节操作。结果未出现由于低功率消耗所致的相位调节能力退化。
[0008] (专利文献1)公开号为2008-160594的日本待审专利
[0009] (专利文献2)公开号为Hei 11(1999)-127062的日本待审专利
[0010] (专利文献3)公开号为Hei 10(1998)-070456的日本待审专利
发明内容
[0011] 附带提一点，至于在便携无线终端中运用的PLL电路，为了延长待机时间而希望低功率消耗，并且为了减少封装面积而希望小型化。在上述专利文献1的情况下，为了支持在宽带频率范围中的操作，有必要增加用于时间到数字转换器的延迟单元的级数。因此，电路面积变大。专利文献2和专利文献3公开的级数没有减少电路面积的效果。
[0012] 本发明已经鉴于上述境况而加以创造并且提供一种其中同样可获得低功率消耗和小型化的PLL电路。本发明也旨在于提供一种运用该PLL电路并且实现比以前减少更多的功率消耗和更小的电路面积的通信装置。
[0013] 根据本发明一个实施例的一种锁相环电路包括振荡器、分频器和相位比较器。振荡器在与相位差信号对应的频率振荡。分频器生成通过对振荡器的输出进行分频来获得的第一时钟和频率高于第一时钟的第二时钟。相位比较器包括第一检测器和第二检测器。第一检测器接收第一时钟、第二时钟和参考时钟。第一检测器对第一时钟与参考时钟之间的相位差进行精确度达到由第二时钟的周期给定的第一时间段的检测并且输出与检测到的相位差相对应的相位差信号直至检测到的相位差达到预定范围。第二检测器接收第一时钟和参考时钟。在第一检测器检测到的相位差达到预定范围之后第二检测器对第一时钟与参考时钟之间的相位差进行精确度达到短于第一时间段的第二时间段的检测并且输出与检测到的相位差对应的相位差信号。
[0014] 根据上述实施例，在第一检测器检测到的相位差达到预定范围之后，具有比第一检测器更高的相位检测精确度的第二检测器来检测相位差。因而，有可能提供一种同样获得低功率消耗和小型化的PLL电路。
附图说明
[0015] 图1是图示了根据本发明实施例1的ADPLL电路1的配置的框图；
[0016] 图2是图示了图1的数字相位频率检测器2的配置的框图；
[0017] 图3是用于说明ADPLL电路的操作模式的波形图；
[0018] 图4是用于说明数字相位频率检测器2在模式1中的操作的框图；
[0019] 图5是图示了图2中所示的时间到数字转换器13的配置的框图；
[0020] 图6是图示了图2中所示计数器16的配置的框图；
[0021] 图7是用于说明数字相位频率检测器2在模式1中的操作的波形图；
[0022] 图8是图示了ADPLL电路1在模式1中的输出信号的频率改变的图；
[0023] 图9是图示了数字相位频率检测器2在模式1中的输入信号的相位差与输出之间关系的图；
[0024] 图10是用于说明数字相位频率检测器2在模式2中的粗调时段中的操作的框图；
[0025] 图11是用于说明数字相位频率检测器2在模式2中的微调时段中的操作的框图；
[0026] 图12A是用于说明数字相位频率检测器2在模式2中的操作的波形图；
[0027] 图12B是用于说明数字相位频率检测器2在模式2中的操作的另一波形图；
[0028] 图12C是用于说明数字相位频率检测器2在模式2中的操作的又一波形图；
[0029] 图13图示了ADPLL电路1在模式2中的输出信号的频率改变；
[0030] 图14是图示了数字相位频率检测器2在模式2中的输入信号的相位差与输出之间关系的图；
[0031] 图15是图示了ADPLL电路1的输入信号的频率与电流消耗之间关系的图；
[0032] 图16是图示了作为图2中所示数字相位频率检测器2的比较例子的数字相位比较器502的配置的框图；
[0033] 图17是图示了图16中所示数字相位比较器502的输入信号的相位差与输出之间关系的图；
[0035] 图19是图示了作为图1中所示ADPLL电路1的另一应用例子的移动电话121的配置的框图；
[0036] 图20是图示了图19中所示DPFD控制器125的配置例子的框图；
[0037] 图21是图示了作为图1中所示ADPLL电路1的又一应用例子的移动电话131的配置的框图；
[0038] 图22是图示了根据本发明实施例2的数字相位频率检测器2A的配置的框图；
[0039] 图23是图示了图22中所示相位确定单元41的配置例子的框图；
[0040] 图24A是图示了图22中所示数字相位频率检测器2A的输入信号的相位差与输出之间关系的图；
[0041] 图24B是图示了图22中所示数字相位频率检测器2A的输入信号的相位差与输出之间另一关系的图；
[0042] 图25是图示了根据本发明实施例3的数字频率相位检测器2B的配置的框图；
[0043] 图26是图示了图25中所示数字相位频率检测器2B的输入信号的相位差与输出之间关系的图；
[0044] 图27是图示了根据本发明实施例4的ADPLL电路1C的配置的框图；
[0045] 图28是图示了图27中所示ADPLL电路1C的相位噪声特征曲线的说明图；并且[0046] 图29A和图29B是图27中所示ADPLL电路1C的查找时间的说明图。
具体实施方式
[0047] 下文参照附图具体说明本发明的实施例。相同部分或者对应部分将给予以相同标号并且未重复其说明。
[0048] (实施例1)
[0049] (ADPLL电路1的配置)
[0050] 图1是根据本发明实施例1的ADPLL电路1的配置的框图。在图1中，ADPLL电路1对应于例如在RF-IC芯片中生成高度精确的高频时钟的电路。ADPLL电路1包括数控振荡器(DCO)4、分频器(DIV)5、数字相位频率检测器(DPFD)2和数字环路滤波器(DLF)3。
[0051] 数控振荡器4在与数字环路滤波器3的数字输出相对应的频率振荡。公知配置可以用于数控振荡器4。例如，由多个反相器组成的环形振荡器称为数控振荡器。在这一情况下，与数字环路滤波器3的多位数字输出相对应地个别控制反相器以转变进活跃状态或是非活跃状态。数控振荡器的另一已知例子包括如下配置，在该配置中LC谐振电路作为负载耦合到相互交叉耦合的成对放大元件。在该配置中，与数字环路滤波器3的多位数字输出相对应地改变用于LC谐振电路的多个电容器的耦合。
[0052] 分频器5接收数控振荡器4的输出信号并且输出通过对输出信号的频率进行分频来获得的低频时钟信号CLKA。分频器5也输出频率比低频时钟信号CLKA更高的高频时钟信号CLKB。在图1中所示例子的情况下，数控振荡器4的振荡频率为3.9GHz，并且低频时钟信号CLKA的频率为通过将数控振荡器4的振荡频率分频成1/150来获得的26MHz。高频时钟信号CLKB的频率为比低频时钟信号CLKA的频率更高的约1GHz。
[0053] 数字相位频率检测器2(相位比较器)接收从温度补偿晶体振荡器(TCXO)6输出的参考时钟信号REF以及低频时钟信号CLKA和高频时钟信号CLKB。数字相位频率检测器2检测参考时钟信号REF与低频时钟信号CLKA之间的相位差并且输出与检测到的相位差相对应的相位差信号PS。实际上，数字相位频率检测器2检测参考时钟信号REF与低频时钟信号CLKA的上升时间(或者下降时间)的时间差而不是检测相位差。
[0054] 数字环路滤波器3限制从数字相位频率检测器2输出的相位差信号PS的频带。在相位差信号PS的高频区域中的噪声分量由数字环路滤波器3去除。
[0055] 反馈环路由如上所述数控振荡器4、分频器5、数字相位频率检测器2和数字环路滤波器3形成。通过本反馈环路的作用来进行反馈直至从分频器5输出的低频时钟信号CLKA的频率与参考时钟信号REF的频率变成一致。称之为以这一方式锁定两个频率一致。
[0056] 在频率已经锁定之后，ADPLL电路1的输出信号OS的频率与乘以分频比的参考时钟信号REF一致。在使用ADPLL电路1的通信装置中，可以通过将分频器5的分频比设置为预定值来获得与载波的频率一致的输出信号OS。
[0057] 如图1中所示，提供DPFD控制器7以便控制ADPLL电路1的数字相位频率检测器2。DPFD控制器7输出控制信号SW以及使能信号EN1和EN2以便根据ADPLL电路1的操作模式来控制数字相位频率检测器2。DPFD控制器7还监视作为监视信号MON的从数字相位频率检测器2输出的相位差信号PS。将在图3中完全具体说明ADPLL电路1的操作模式。
[0058] (数字相位频率检测器2的配置)
[0059] 图2是图示了图1的数字相位频率检测器2的配置的框图。如图2中所示，数字相位频率检测器2包括第一检测器15、第二检测器12、切换单元11和加法器18(相位差信号生成单元)。
[0060] 第一检测器15包括计数器16以及用于控制对向计数器16的信号输入进行使能和去使能的AND电路17A、17B和17C。(AND电路17A、17B和17C在统称时或者在表示为非指定元件时描述为AND电路17。)向各AND电路17A、17B和17C的输入端子之一输入使能信号EN2。
[0061] 当使能信号EN2在活跃状态中(对应于“1”或者H电平)时，计数器16分别经由AND电路17A、17B和17C接收参考时钟信号REF、低频时钟信号CLKA和高频时钟信号CLKB。计数器16通过对高频时钟信号CLKB的时钟数目进行计数来检测参考时钟信号REF与低频时钟信号CLKA之间上升时间的时间差。因此，根据计数器16的时间差的检测精确度等于高频时钟信号CLKB的周期。计数器16向加法器18输出与检测到的时间差相对应的多位输出信号OUT1。后文将参照图6描述计数器16的配置细节。
[0062] 在计数器16的输入侧中提供的AND电路17A、17B和17C分别对应于参考时钟信号REF、低频时钟信号CLKA和高频时钟信号CLKB。各AND电路17接收相对应的时钟信号和使能信号EN2，并且向计数器16的输入信号在使能信号EN2在非活跃状态中(对应于“0”或者L电平)时固定成“0”(L电平)。在这一情况下，来自计数器16的输出信号OUT1变成与零相位差对应的值(0)。
[0063] 切换单元11接收参考时钟信号REF、低频时钟信号CLKA和高频时钟信号CLKB并且向第二检测器12输出根据控制信号SW来选择的时钟信号。当控制信号SW为“1”(H电平)时，切换单元11向第二检测器12输出参考时钟信号REF和高频时钟信号CLKB。当控制信号SW为“0”(L电平)时，切换单元11向第二检测器12输出参考时钟信号REF和低频时钟信号CLKA。
[0064] 具体而言，切换单元11包括与控制信号SW相对应地改变连接状态的第一开关11A和第二开关11B。第一开关11A在控制信号SW为“1”时向时间到数字转换器13的第一输入节点IN1输入高频时钟信号CLKB而在控制信号SW为“0”时向第一输入节点IN1输入参考时钟信号REF。第二开关11B在控制信号SW为“1”时向时间到数字转换器13的第二输入节点IN2输入参考时钟信号REF而在控制信号SW为“0”时向第二输入节点IN2输入低频时钟信号CLKA。
[0065] 第二检测器12包括时间到数字转换器(TDC)13和用于控制对从时间到数字转换器13的信号输出进行使能和去使能的多个AND电路14。向多个AND电路14中的各AND电路的输入端子之一中输入使能信号EN1。
[0066] 时间到数字转换器13接收从切换单元11输出的两个时钟信号并且检测两个时钟信号的上升时间的时间差。具体而言，时间到数字转换器13通过将输入的时钟信号之一延迟每个预定延迟时间以生成延迟信号并且通过对延迟信号与另一输入的时钟信号进行比较来检测上升时间的时间差。由于延迟时间在本情况下设置成短于高频时钟信号CLKB的周期(例如20皮秒)，时间到数字转换器13的时间检测精确度比计数器16的时间检测精确度更好。当使能信号EN1在活跃状态中(对应于“1”或者H电平)时，时间到数字转换器13经由多个AND电路14向加法器18输出与检测到的时间差相对应的多位输出信号OUT2。
后文将参照图5描述时间到数字转换器13的具体配置。
后文将参照图5描述时间到数字转换器13的具体配置。
[0067] 在时间到数字转换器13的输出侧中提供的各AND电路14个别地对应于多位输出信号OUT2的各位。各AND电路14接收对应位的输出信号OUT2和使能信号EN1。当使能信号EN1在非活跃状态中(对应于“0”或者L电平)时，各AND电路14向加法器18输出与零相位差相对应的值(0)。
[0068] 加法器18组合第一检测器15的输出与第二检测器12的输出。例如在图2的情况下，低分辨率的第一检测器15的输出信号OUT1对应于更高阶位(9-14位)，而高分辨率的第二检测器12的输出信号OUT2对应于更低阶位(1-8位)。加法器18通过组合与更高阶位相对应的输出信号OUT1和与更低阶位相对应的输出信号OUT2来获得具有共计14位的相位差信号PS。作为图2的情况的一种替代，低分辨率的输出信号OUT1可以对应于更高阶位和中间位，而高分辨率的输出信号OUT2可以对应于中间位和更低阶位。在这一情况下，加法器18对共同中间位的每一位进行加法以获得最终相位差信号PS。
[0069] (ADPLL电路1的操作模式)
[0070] 接着说明ADPLL电路1的操作模式。图1中所示的ADPLL电路1具有作为操作模式的模式1(高跟踪范围模式)和模式2(省电模式)。
[0071] 图3是用于说明ADPLL电路1的操作模式的波形图。从顶部开始，图3图示了控制信号SW以及使能信号EN1和使能信号EN2的波形。在时间t1-t2的波形对应于模式1，而在时间t2-t4的波形对应于模式2。控制信号SW在模式1中为“1”(H电平)，而控制信号SW在模式2中为“0”(L电平)。因此，控制信号SW的逻辑电平对应于ADPLL电路1的操作模式。
[0072] 在模式1(时间t1-t2)的情况下，控制信号SW以及使能信号EN1和EN2都设置成“1”。在这一情况下，如将在图4-图9中完全具体说明的那样，检测精确度粗的第一检测器15和检测精确度细的第二检测器12并行操作。
[0073] 在模式2(时间t2-t4)的情况下，数字相位频率检测器2的操作在粗调时间段t2-t3与继粗调时段之后的微调时间段t3-t4之间不同。在粗调时段(时间t2-t3)中，控制信号SW和使能信号EN1设置成“0”，而使能信号EN2设置成“1”。通过本设置，相位差在时段(时间t2-t3)中的检测由检测精确度粗的第一检测器15进行。另一方面，在微调时段(时间t3-t4)中，控制信号SW和使能信号EN2设置成“0”，而使能信号EN1设置成“1”。通过本设置，相位差在时段(时间t3-t4)中的检测由检测精确度细的第二检测器12进行。
[0074] 基于监视信号MON来进行从粗调时段向微调时段的转变。当图1的数字相位频率检测器2的也作为监视信号MON的输出信号OS达到预定范围时，图1的DPFD控制器7改变使能信号EN1和EN2的状态以进行从粗调时段向微调时段的转变。将在图10-图14中说明模式2的细节。
[0075] (模式1：高跟踪范围模式)
[0076] 图4是用于说明数字相位频率检测器2在模式1中的操作的框图。
[0077] 如图4中所示，控制信号SW在模式1的情况下为“1”，因而经由第一开关11A向时间到数字转换器13的第一输入节点IN1中输入高频时钟信号CLKB。此外，经由第二开关11B向时间到数字转换器13的第二输入节点IN2中输入参考时钟信号REF。
[0078] 时间到数字转换器13检测输入的高频时钟信号CLKB与参考时钟信号REF之间的相位差。由于使能信号EN1在活跃状态中(为“1”)，所以向加法器18中输入从时间到数字转换器13输出的信号OUT2。
[0079] 另外，使能信号EN2在模式1中在活跃状态中(为“1”)；因而向计数器16中输入参考时钟信号REF、低频时钟信号CLKA和高频时钟信号CKLB。计数器16检测参考时钟信号REF的上升时间与低频时钟信号CLKA的上升时间之间的时间差并且向加法器18输出与检测到的时间差相对应的信号OUT1。
[0080] 图5是图示了图2中所示时间到数字转换器13的配置的框图。时间到数字转换器13检测两个输入的时钟信号的上升时间的时间差。如图5中所示，时间到数字转换器13包括n-1级的级联耦合延迟单元DC0-DCn-2、n件D触发器FF0-FFn-1和解码器21。
[0081] 向时间到数字转换器13的第一级中的延迟单元DC0中输入高频时钟信号CLKB。输入的高频时钟信号CLKB由延迟单元DC0-DCn-2逐个延迟和传送。假设各延迟单元DC0-DCn-2的延迟时间为Td，在第x级(x为等于一或者更大而不大于n-2的整数)中的延迟单元DCx-1输出相对于高频时钟信号CLKB延迟x·Td(Td的x倍)的信号。时间到数字转换器13的分辨率取决于延迟时间Td，而时间到数字转换器13的可检测范围取决于延迟单元的级数。例如，为了以20皮秒的分辨率检测5纳秒的时间差，需要约256级的延迟单元DC0-DCn-2。
[0082] 向图5中的第一级中的D触发器FF0的输入端子中输入高频时钟信号CLKB。向第二级和以后级中的第(x+1)个D触发器FFx的输入端子供应第x个延迟单元DCx-1的输出信号(x为等于1或者更大而不大于n-2的整数)。向各触发器FF0-FFn-1的时钟端子供应共同参考时钟信号REF。因此，第一级中的D触发器FF0在参考时钟信号REF的上升定时保持高频时钟信号CLKB。第(x+1)个D触发器FFx(x为等于一或者更大而不大于n-2的整数)在参考时钟信号REF的上升定时保持相对于高频时钟信号CLKB延迟了x·Td的信号。
[0083] 解码器21基于D触发器FF0-FFn-1的输出信号B0-Bn-1来检测两个输入信号的上升时间之差(相位差)。在这一情况下，输出信号B0-Bn-1的值根据两个输入信号的相位关系而改变。
[0084] 具体而言在图5中，当高频时钟信号CLKB比参考时钟信号REF的上升时间更早上升时，D触发器FF0-FFn-1的输出信号B0-Bn-1具有与上升时间之差一样多的连续“1”并且此后变成“0”。输出信号从“1”改变成“0”时的时间点对应于高频时钟信号CLKB的上升沿。因此，可以通过将输出信号“1”的数目乘以延迟单元的延迟时间Td来计算上升时间的时间差。
[0085] 反言之，当高频时钟信号CLKB在参考时钟信号REF的上升时间之后上升时，D触发器FF0-FFn-1的输出信号B0-Bn-1具有连续“0”并且此后变成“1”。输出信号从“0”改变成“1”时的时间点对应于高频时钟信号CLKB的下降沿。因此，可以通过将输出信号“0”的数目乘以延迟单元的延迟时间、然后将高频时钟信号CLKB的半周期减去所得值来计算上升时间的时间差。
[0086] 图6是图示了图2中所示计数器16的配置的框图。如图6中所示，计数器16包括将高频时钟信号CLKB反相的反相器22、将反相器22的输出进行积分的积分器23、第一D触发器24、第二D触发器25和减法器26。积分器23的输出信号CN对应于高频时钟信号CLKB的计数数目。在高频时钟信号CLKB的每个下降定时将输出信号CN递增计数加一。
[0087] 第一D触发器24在其输入端子接收积分器23的输出信号CN而在其时钟端子接收参考时钟信号REF。第二D触发器25在其输入端子接收积分器23的输出信号CN而在其时钟端子接收低频时钟信号CLKA。因此，D触发器24和25分别在参考时钟信号REF和低频时钟信号CLKA的上升时间保持积分器的输出信号CN(对应于计数数目)。
[0088] 减法器26输出D触发器25与D触发器24的输出相减的值作为输出信号OUT1。因此，计数器16的输出信号OUT1对应于通过按照高频时钟信号CLKB的时钟数目来对低频时钟信号CLKA的上升时间与参考时钟信号REF的上升时间之间的时间差进行计数来获得的值。
[0089] 下文使用具体信号波形的例子来说明上述数字相位频率检测器2的操作。
[0090] 图7是用于说明数字相位频率检测器2在模式1中的操作的波形图。从顶部开始，图7图示了图6中所示参考时钟信号REF的波形、低频时钟信号CLKA的波形、高频时钟信号CLKB的波形和积分器23的输出信号CN(高频时钟信号CLKB的计数数目)。如图7中所示，假设参考时钟信号REF与低频时钟信号CLKA之间上升时间的时间差ERR为高频时钟信号CLKB的4.3个周期。
[0091] 首先在参考时钟信号REF的上升时间，图6的第一D触发器24保持的高频时钟信号CLKB的计数数目CN为3。接着在低频时钟信号CLKA的上升时间，图6的第二D触发器25保持的高频时钟信号CLKB的计数数目为7。因此，图6的计数器16检测到的时间差变成高频时钟信号CLKB的四个周期。
[0092] 接着在图7的情况下，高频时钟信号CLKB在参考时钟信号REF上升之后上升，因而在高频时钟信号CLKB的上升时间与参考时钟信号REF的上升时间之间的时间差OUT2*由图5的时间到数字转换器13检测。在图7的情况下，时间差OUT2*对应于高频时钟信号CLKB的0.2个周期。因此，在参考时钟信号REF的上升时间与高频时钟信号CLKB的上升时间之间的时间差变成高频时钟信号CLKB的0.3个周期。
[0093] 按照上述内容，通过将计数器16的输出OUT1的四个周期与时间到数字转换器13的输出OUT2的0.3个周期相加，从而将参考时钟信号REF的上升时间与低频时钟信号CLKA的上升时间之间的时间差计算为4.3个周期。这里，在上述例子的情况下应当注意低频时钟信号CLKA的上升时间或者下降时间不在时间到数字转换器13的检测范围TDCR内。因此，时间到数字转换器13不能直接检测参考时钟信号REF的上升时间与低频时钟信号CLKA的上升时间之间的时间差。
[0094] 图8图示了ADPLL电路1在模式1中的输出信号的频率改变。在图8中，在时间t1向图1中所示ADPLL电路1供应电源。从时间t1到时间t2的时段是在激活电子电路之前的待机时间。
[0095] 从时间t2到时间t3，向图1中所示的数控制振荡器4进行开环控制。出于这一原因，在ADPLL电路1中提供自动频带选择(ABS)电路(未示出)。ABS电路确定低频时钟信号CLKA与参考时钟信号REF相比在相位上是超前还是延迟。基于确定结果，ABS电路选择数控振荡器4的振荡频带，从而数控振荡器4可以在目标频率DF附近的频率振荡。
[0096] 在时间t3向数控振荡器4进行根据模式1的闭环控制。通过该控制向数控振荡器4的振荡频率提供反馈，并且振荡频率最终在时间t4锁定。
[0097] 以这一方式，通过在从时间t2到时间t3的时段中将数控振荡器4的振荡频率调节成与目标频率DF接近的频率，即使数控振荡器4的增益为小的仍有可能获得锁定。结果有可能改进ADPLL电路1的相位噪声特征。
[0098] 图9图示了数字相位频率检测器2在模式1中的输入信号的相位差与输出之间的关系。在图9中，水平轴示出了在参考时钟信号REF与低频时钟信号CLKA之间的相位差，而竖直轴示出了输出信号的量值。这里，在参考时钟信号REF与低频时钟信号CLKA之间的相位差由波形的上升时间之差除以参考时钟信号REF的周期并且乘以2π来给定。
[0099] 如图9中的虚线所示，在计数器16的输出OUT1与相位差之间的关系为阶梯式。这是因为计数器16对相位差进行精确度达到高频时钟信号CLKB的周期的检测。也就是说，虽然计数器16的相位检测范围比时间到数字转换器13的相位检测范围更宽，但是计数器16的分辨率低于时间到数字转换器13的分辨率。
[0100] 另一方面，如图9中的实线所示，在数字相位频率检测器2的输出信号PS与相位差之间的关系在区域0-2π中如直线一样为线性。这是因为计数器16具有的大相位检测范围和时间到数字转换器13具有的高分辨率均可以通过进行计数器16和时间到数字转换器13的并行操作来维持。
[0101] 在图9中，当频率锁定时，相位差变成固定值。在模式1中，在锁定点LP中的相位差近似为零。
[0102] 为了PLL电路锁定于希望的频率，需要某一数量的相位检测范围。PLL电路的这一相位检测范围称为锁定范围LR。由于图9中所示数字相位频率检测器2的输出特征曲线在区域0-2π中为线性，所以锁定范围LR为区域0-2π。
[0103] 锁定频率可以在一旦建立锁定之后改变。为了在这样的情况下通过跟踪频率改变来保持锁定，需要某一数量的相位检测范围。这一区域称为跟踪范围TR。在图9的模式1中，跟踪范围TR为0-2π并且等于锁定范围LR。
[0104] 在进行用于通信装置的ADPLL电路1的直接调制时，ADPLL电路1的振荡频率改变。在分数的N的PNN合成器(该合成器通过使用Δ∑调制等来使振荡频率能够以等效非整数分频比而持续地改变)中，从分频器5输出的低频时钟信号CLKA和高频时钟信号CLKB的频率改变。在这样的情况下，需要跟踪范围TR宽的PLL电路；因此，运用操作模式为模式1的ADPLL电路1。
[0105] (模式2：省电模式)
[0106] 接着说明ADPLL电路1在模式2中的操作。如参照图3说明的那样，在模式2中，ADPLL电路1为了建立锁定所需的时段被划分成粗调时段和微调时段。
[0107] 图10是用于说明数字相位频率检测器2在模式2中的粗调时段中的操作的框图。
[0108] 如图10中所示，在模式2的粗调时段中，控制信号SW设置为“0”，因此经由第一开关11A向时间到数字转换器13的第一输入节点IN1中输入参考时钟信号REF。此外，经由第二开关11B向时间到数字转换器13的第二输入节点IN2中输入低频时钟信号CLKA。
[0109] 时间到数字转换器13检测在输入的参考时钟信号REF与低频时钟信号CLKA之间的相位差。然而，由于使能信号EN1在粗调时段期间在非活跃状态中(为“0”)，所以未向加法器18供应时间到数字转换器13的输出。
[0110] 另一方面，在模式2的粗调时段中，使能信号EN2在活跃状态中(为“1”)，因此分别经由AND电路17A、17B和17C向计数器16中输入参考时钟信号REF、低频时钟信号CLKA和高频时钟信号CLKB。计数器6检测在参考时钟信号REF的上升时间与低频时钟信号CLKA的上升时间之间的时间差并且向加法器18输出与检测到的时间差相对应的信号OUT1。以这一方式，在模式2的粗调时段中，仅根据由计数器16获得的检测结果从数字相位频率检测器2输出相位差信号PS。
[0111] 图11是用于说明数字相位频率检测器2在模式2中的微调时段中的操作的框图。
[0112] 如图11中所示，在模式2的微调时段中，控制信号SW设置为“0”，因此经由第一开关11A向时间到数字转换器13的第一输入节点IN1中输入参考时钟信号REF。此外，经由第二开关11B向时间到数字转换器13的第二输入节点IN2中输入低频时钟信号CLKA。
[0113] 时间到数字转换器13检测在输入的参考时钟信号REF的上升时间与低频时钟信号CLKA的上升时间之间的时间差。由于使能信号EN1在微调时段期间在活跃状态中(为“1”)，所以向加法器18输出与检测到的时间差相对应的信号OUT2。
[0114] 另一方面，在模式2的微调时段中，使能信号EN2在非活跃状态中(“0”)，因此经由AND电路17A、17B和17C向计数器16中输入的信号为“0”，而计数器14的输出OUT1同时未改变。因此，在模式2的微调时段中，基于由时间到数字转换器13获得的检测结果OUT2从数字相位频率检测器2输出相位差信号PS。
[0115] 图12A是用于说明数字相位频率检测器2在模式2中的操作的波形图。图12B是用于说明数字相位频率检测器2在模式2中的操作的另一波形图。图12C是用于说明数字相位频率检测器2在模式2中的操作的又一波形图。
[0116] 图12A图示了粗调时段。从顶部开始，图12A图示了图6中所示参考时钟信号REF的波形、低频时钟信号CLKA的波形、高频时钟信号CLKB的波形和积分器23的输出信号(高频时钟信号CLKB的计数数目)。如图12A中所示，假设参考时钟信号REF与低频时钟信号CLKA之间上升时间的时间差为高频时钟信号CLKB的3.3个周期。
[0117] 首先，图6的第一D触发器24保持至参考时钟信号REF上升时间的高频时钟信号CLKB的计数数目CN为三。接着，图6的第二D触发器25保持至低频时钟信号CLKA上升时间的高频时钟信号CLKB的计数数目为六。因此，图6的计数器16检测到的时间差等于高频时钟信号CLKB的三个周期。
[0118] 图12B图示了从粗调时段向微调时段的转变时间。如图12B中所示，作为在粗调时段中向计数器16的输出施加的反馈的结果，计数器16检测的在参考时钟信号REF与低频时钟信号CLKA之间的相位差为零。结果低频时钟信号CLKA的上升沿进入时间到数字转换器13的时间检测范围TDCR中；因此，时间到数字转换器13的相位差检测变成可能。当DPFD控制器7检测到当前监视的相位差信号PS已经达到参考值(它在图12B的情况下为零)时，图1的DPFD控制器7改变使能信号EN1和EN2以便从粗调时段转变成微调时段。
[0119] 图12C图示了微调时段。从顶部开始，图12C图示了参考时钟信号REF的波形和低频时钟信号CLKA的波形。在图12C中，参考时钟信号REF与低频时钟信号CLKA之间上升时间的时间差ERR为高频时钟信号CLKB的0.3个周期。时间到数字转换器13检测这一时间差ERR并且向加法器18输出检测到的时间差OUT2。
[0120] 当频率最终锁定时，图12C的时间差ERR变成稳态值。可以通过将TDC 13的输出预先减去任意值(例如在图12C的情况下为0.3)来设置在建立锁定时的这一时间差ERR。可以在有必要在建立锁定时避免低频时钟信号CLKA的上升沿与参考时钟信号REF的上升沿的重叠时进行这样的控制。
[0121] 图13图示了ADPLL电路1在模式2中的输出信号的频率改变。
[0122] 在图13中，时间t1-t3与图8中相同；因此不再进行重复说明。在图13的时间t3之后，进行根据操作模式为模式2的闭环控制。时间t3-t4对应于粗调时段。在本时段期间，基于由计数器16检测的在参考时钟信号REF与低频时钟信号CLKA之间的相位差来进行数控振荡器4的闭环控制。
[0123] 继时间t4之后的时段对应于微调时段。在该时段中，基于由时间到数字转换器13检测的在参考时钟信号REF与低频时钟信号CLKA之间的相位差来进行数控振荡器4的闭环控制。结果在时间t5，数控振荡器4的振荡频率变成等于目标频率DF并且锁定。
[0124] 图14图示了数字相位频率检测器2在模式2中的输入信号的相位差与输出之间的关系。在图14中，水平轴示出了在参考时钟信号REF与低频时钟信号CLKA之间的相位差，而竖直轴示出了输出信号的量值。
[0125] 在模式2的粗调时段中，相位差的检测仅由计数器16进行。因此如图14的虚线图(OUT1)所示，锁定范围LR如0-2π一样大，但是分辨率低。另一方面，在模式2的微调时段中，相位差的检测仅由时间到数字转换器13进行。因此如图14的实线图(OUT2)所示，分辨率高于虚线图，但是线性范围变成更窄。
[0126] 当对图14中示出模式2的图与图9中示出模式1的图进行比较时，在模式2中的锁定范围LR与在模式1中的锁定范围LR相同。另一方面，在模式2中的跟踪范围TR变得比在模式1中的跟踪范围TR更窄。
[0127] 由于跟踪范围TR更窄，所以模式2的ADPLL电路1在进行PLL电路的直接调制的情况下不适合。然而，可以在运用固定振荡频率的接收器等的情况下令人满意地使用模式2的ADPLL电路1。另外，如下文将描述的那样，在模式2中操作的ADPLL电路1具有比在模式1中操作更少的电流消耗；因而，在模式2中操作的ADPLL电路1比在模式1中操作的ADPLL电路1更适合使用于接收器等。
[0128] 图15图示了在ADPLL电路1的输入信号的频率与电流消耗之间的关系。可想到ADPLL电路1的电流消耗依赖于向图2的数字相位频率检测器2中输入的信号的频率。在模式1中，向图2中所示计数器16和时间到数字转换器13中均输入高频时钟信号CLKB(例如1GHz)。
[0129] 另一方面，在模式2中，仅在粗调时段中向计数器16中暂时输入高频时钟信号CLKB(例如1GHz)。然而，向在微调时段之后操作的时间到数字转换器13中仅输入参考时钟信号REF(例如26MHz)和低频时钟信号CLKA(例如26MHz)。因此，与其中总是向数字相位频率检测器2中输入高频信号的高频信号模式1的情况相比，通过在模式2中操作ADPLL电路1可以减少电流消耗。
[0130] 另外，根据实施例1的ADPLL电路1具有减少电路面积的效果。图16是图示了作为图2中所示数字相位频率检测器2的比较例子的数字相位比较器502的配置的框图。图16中所示数字相位频率检测器502仅包括时间到数字转换器13。这一点不同于图2中所示数字相位频率检测器2。时间到数字转换器13的配置与图5中所示相同。在图16中，向时间到数字转换器13的第一输入节点IN1中输入低频时钟信号CLKA，而向第二输入节点IN2中输入参考时钟信号REF。
[0131] 在仅包括时间到数字转换器13的数字相位频率检测器502中，为了实现与模式1的数字相位频率检测器2的分辨率和检测范围等效的分辨率(例如20皮秒)和检测范围，需要数万或者更多级的延迟单元。出于这一原因，有关电路面积变得庞大并且引起问题。
[0132] 图17图示了在图16中所示数字相位比较器502的输入信号的相位差与输出之间的关系。当比较图17的情况与图9中所示模式1的ADPLL电路1的情况时，图17的情况的锁定范围LR和跟踪范围TR与图9的锁定范围LR和跟踪范围TR相同。以这一方式，图2中所示数字相位频率检测器2已经以更小电路面积实现与图16中所示数字相位频率检测器502相同的性能。
[0133] 根据实施例1的ADPLL电路1的效果现在概括如下。首先，通过在模式2中操作ADPLL电路1，有可能实现低功率消耗。由于在模式2中的锁定范围与在模式1中的锁定范围相同，所以锁定性能未由于低功率消耗而退化。
[0134] 第二，当比如在进行PLL电路的直接调制而不提供正交调制器的情况下需要宽跟踪范围时，通过在模式1中操作ADPLL电路1来很好地应对该情况。可以通过改变控制信号SW以及使能信号EN 1和EN2来容易地进行操作模式从模式2向模式1的改变。
[0135] 第三，通过共享计数器16和时间到数字转换器13，与其中数字相位频率检测器仅由时间到数字转换器13形成的情况相比可以减少所需面积。由于可以通过改变控制信号SW以及使能信号EN1和EN2来容易地进行操作模式的改变，所以当需要高跟踪范围的电路和需要减少电流消耗的电路没有同时操作时，可以共享在这些电路中运用的PLL电路。结果在常规情况下需要的多个PLL电路可以由一个PLL电路取代；因此可减少电路面积。
[0136] (ADPLL电路1应用于无线通信装置的例子)
[0137] 近年来，移动电话需要支持各种无线通信规范，比如WCDMA(宽带码分多址)、GSM(全球移动通信系统)、EDGE(增强型数据GSM环境)等。出于这一原因，越来越需要用数字电路取代迄今为止通过模拟电路来装配的RF-IC部分。通过代之以数字电路，可以有望减少电路面积、减少操作电压、元件特征变化控制等。
[0138] 另外对于PLL合成器，采用如下ADPLL作为产品的情况越来越多，该ADPLL的所有无源元件被代之以数字电路。然而，这样的ADPLL需要进行数GHz的信号的数字处理；因此问题在于电流消耗变大。上文说明的ADPLL电路1具有的优点在于与既往的PLL合成器相比有可能实现低功率消耗并且同时达到减少电路面积。下文说明ADPLL电路应用于移动电话的例子。
[0139] 图18是图示了作为图1中所示ADPLL电路1的应用例子的移动电话120的配置的框图。如图18中所示，移动电话120包括天线元件71、天线开关72、RF单元73和基带电路74。移动电话120为所谓的支持各WCDMA、GSM和EDGE通信系统的多频带终端。
[0140] 具体而言，在WCDMA中，移动电话120支持频带1(接收：2110-2170MHz、发送：1920-1980MHz)、频带2(接收：1930-1990MHz、发送：1850-1910MHz)和频带5(接收：
869-894MHz、发送：824-849MHz)这些频带。
869-894MHz、发送：824-849MHz)这些频带。
[0141] 在GSM中，移动电话120支持GSM850(接收：869-894MHz、发送：824-849MHz)、GSM900(接 收：925-960MHz、发 送：880-915MHz)、DCS1800( 接收：1805-1880MHz、发 送1710-1785MHz)和PCS1900(接收：1930-1990MHz、发送：1850-1910MHz)这些频带。这里，DCS代表数字蜂窝系统，而PCS代表个人通信系统。
[0142] EDGE为扩展式GSM系统并且使用与GSM相同的频带。GSM运用GMSK(高斯最小移位键控)调制；对照而言，EDGE将GMSK调制用于语音通信而将8-PSK(相移键控)调制用于数据通信。
[0143] 为了上述各频带的通信系统共享天线元件71而提供天线开关72。由于GSM/EDGE为半双工通信系统，所以天线开关72改变在发送时和在接收时的连接。另一方面，由于WCDMA为其中在两个频带中同时进行发送和接收的全双工通信系统，所以天线开关72未改变在发送时和在接收时的连接。天线开关72根据经由数字接口电路75从基带电路74供应的切换信号76来改变连接。
[0144] RF单元73进行由天线元件71接收的RF接收信号80A-80E向基带信号86I和86Q的频率转换。在这一情况下，运用图18中所示的PLL频率合成器150作为用于正交解调器84A-84C的本地振荡器。将基带信号86I和86Q转换成数字信号，并且随后经由在RF单元
73中提供的数字接口电路75向基带电路74输出这些信号。
73中提供的数字接口电路75向基带电路74输出这些信号。
[0145] 在图18中，分别地，接收信号80A为WCDMA的频带1的信号，接收信号80B为WCDMA的频带2的信号，而接收信号80C为WCDMA的频带5的信号。接收信号80D为频带DCS1800/PCS1900的信号，而接收信号80E为频带GSM850/GSM950的信号。在移动电话120中运用如下直接转换系统，在该系统中进行接收信号80A-80E向基带信号86I和86Q的直接转换而不将它们转换成中间频率。
[0146] 另外，RF单元73将基带电路74基于传送数据来生成的调制信号91I、91Q、100A和100F转换成RF发送信号90A-90E。在图18中，分别地，发送信号90A为WCDMA的频带1的信号，发送信号90B为WCDMA的频带2的信号，而发送信号90C为WCDMA的频带5的信号。
发送信号90D为频带DCS1800/PCS1900的信号，而发送信号90E为频带GSM850/GSM950的信号。从天线元件71朝向基站发送各发送信号90A-90E。
发送信号90D为频带DCS1800/PCS1900的信号，而发送信号90E为频带GSM850/GSM950的信号。从天线元件71朝向基站发送各发送信号90A-90E。
[0147] 在移动电话120的情况下，调制方法在GSM/EDGE系统中和在WCDMA系统中不同。GSM/EDGE系统运用如下极性调制系统，该系统进行PLL频率合成器152的直接调制。另一方面，WCDMA系统运用PLL频率合成器151作为本地振荡器，并且调制由正交调制器93A、
93B和93C进行。在这一情况下，与接收信号80A-80C的频率转换情况一样运用直接转换系统，也就是说，将调制信号91I和91Q直接转换成RF发送信号90A、90B和90C而不转换成中间频率。
93B和93C进行。在这一情况下，与接收信号80A-80C的频率转换情况一样运用直接转换系统，也就是说，将调制信号91I和91Q直接转换成RF发送信号90A、90B和90C而不转换成中间频率。
[0148] 下文说明关于图18中所示RF单元73的各部件的概况。先说明接收电路的配置。
[0149] RF单元73分别包括双工器81A-81C、各自使与各接收信号80A-80E对应的频带通过的带通滤波器82A-82E和放大由带通滤波器82A-82E滤波的信号的低噪声放大器83A-83E作为接收电路的配置。与进行全双工发送的WCDMA系统对应地在天线开关72与带通滤波器82A-82C之间提供双工器81A-81C。双工器81A、81B和81C分离发送信号的路径和接收信号的路径以便在发送时和在接收时共享天线。
[0150] RF单元73还包括正交解调器84A-84C、PLL频率合成器150、复用器85、可编程增益放大器87I和87Q、低通滤波器88I和88Q以及A/D(模拟到数字)转换器89I和89Q。
[0151] 正交解调器84A-84C是分别与WCDMA的频带1、频带2和频带5对应地提供的并且进行接收信号80A-80C向基带信号的频率转换。正交解调器84B也进行与DCS1800/PCS1900对应的接收信号80D的频率转换。正交解调器84C也进行与GSM850/GSM950对应的接收信号的频率转换。提供PLL频率合成器150作为用于正交解调器84A-84C的本地振荡器。各正交解调器输出通过频率转换获得的基带I信号和基带Q信号。
[0152] 复用器85为用于选择正交解调器84A-84C之中与在通信的频带对应的正交解调器的选择器开关。可编程增益放大器87I和87Q在量值上调节从复用器85输出的I信号86I和Q信号86Q。在量值调节之后，I信号和Q信号通过低通滤波器88I和88Q并且由A/D转换器89I和89Q转换成数字信号。经由数字接口电路75向基带电路74输出在数字转换之后的I信号和Q信号。基带电路74基于I信号和Q信号来解调发送的数据。
[0153] 接着说明发送电路在WCDMA系统的情况下的配置。RF单元73包括D/A(数字到模拟)转换器92I和92Q、正交调制器93A-93C、可编程增益放大器94A-94C、功率放大器95A-95C、隔离器96A-96C和PLL频率合成器151作为WCDMA系统的发送电路的配置。分别与频带1、频带2和频带5对应提供正交调制器93A-93C。也分别与频带1、频带2和频带5对应提供可编程增益放大器94A-94C、功率放大器95A-95C和隔离器96A-96C。
[0154] 对应于WCDMA系统，基带电路74基于传送数据来生成相位相互正交定向的I信号和Q信号(调制信号)。经由数字接口电路75输入的I信号91I和Q信号91Q分别由D/A转换器92I和92Q转换成模拟信号。向正交调制器93A-93C之中与所用频带对应的正交调制器输出在模拟转换之后的I信号91I和Q信号91Q。
[0155] 各正交调制器用I信号和Q信号调制PLL频率合成器151的振荡输出。提供PLL频率合成器151作为用于各正交调制器的本地振荡器。
[0156] 从正交调制器93A-93C输出的信号分别由可编程增益放大器94A-94C调节量值、然后分别由功率放大器95A-95C放大。从功率放大器95A-95C输出的信号分别通过隔离器96A-96C和双工器81A-81C并且作为发送信号90A-90C从天线元件71发送。
[0157] 接着说明发送电路在GSM/EDGE系统的情况下的配置。RF单元73包括PLL频率合成器152、功率放大器103D和103E、D/A转换器105A以及放大器106A作为GSM/EDGE系统的发送电路。与频带DCS1800/PCS1900对应地提供功率放大器103D，而与频带GSM850/GSM950对应地提供功率放大器103E。
[0158] 在GSM/EDGE系统的情况下，通过极性调制来生成发送信号90D和90E。在这一情况下，基带电路74基于传送数据来生成I信号和Q信号(调制信号)。基带电路74将在矩形坐标上生成的I信号和Q信号转换成极坐标平面上的调幅信号和调相信号。向RF单元73的数字接口电路75输出生成的调幅信号和调相信号。
[0159] 调幅信号100A由D/A转换器105A转换成模拟信号、然后由放大器106A调节量值。在调幅之后的调幅信号100A调制功率放大器103D和103E的电源电压。
[0160] 调相信号100F用于进行PLL频率合成器152的直接调制。具体而言，与调相信号100F对应地调制在PLL频率合成器中提供的触发器的分频比。向与频带对应的功率放大器
103D或者103E输出由PLL频率合成器152生成的信号。
103D或者103E输出由PLL频率合成器152生成的信号。
[0161] 功率放大器103D和103E放大从PLL频率合成器152输出的信号。由于驱动功率放大器103D和103E的电源电压在这时由调幅信号100A调制，所以从天线元件71输出最终由调幅信号100A和调相信号100F调制的发送信号90D和90E。
[0162] 图1中所示ADPLL电路1适用于直至现在说明的所有PLL频率合成器150、152和152。在具体说明时，作为用于接收的本地振荡器来运用的PLL频率合成器150的振荡频率设置为待用电信标准的频率，因而合成器150的跟踪范围可以变窄。因此，操作模式为模式
2(省电模式)的ADPLL电路1可以用于PLL频率合成器150。通过该运用，可以比既往更多地减少PLL频率合成器150的电流消耗。
2(省电模式)的ADPLL电路1可以用于PLL频率合成器150。通过该运用，可以比既往更多地减少PLL频率合成器150的电流消耗。
[0163] 作为用于WCDMA系统发送的本地振荡器来运用的PLL频率合成器151的振荡频率也设置为待用电信标准的频率。因此，操作模式为模式2(省电模式)的ADPLL电路1可以用于PLL频率合成器151。结果可以比既往更多地减少PLL频率合成器的电流消耗。
[0164] 用于GSM/EDGE系统发送的PLL频率合成器152由调制信号(调相信号100F)直接调制。出于这一原因，运用操作模式为跟踪范围更宽的模式1(高跟踪范围模式)的ADPLL电路1。
[0165] 以这一方式，相同ADPLL电路1也可以应用于RF单元73中的所有PLL频率合成器；因而可以减少电路设计的工作负荷。
[0166] 图19是作为图1中所示ADPLL电路1的另一应用例子的移动电话121的配置的框图。在图19中所示移动电话121中，图18中所示用于发送的PLL频率合成器151和152合并成一个PLL频率合成器153。修改图1中所示ADPLL电路1并且将该电路用于PLL频率合成器153。PLL频率合成器153通过将它的操作模式切换成模式1(高跟踪范围模式)或者模式2(省电模式)来加以使用。在下文中给出具体说明。
[0167] 图19中所示移动电话121包括基带电路122和RF单元123。RF单元123包括PLL频率合成器153和154、数字接口电路124、发送电路110、接收电路114以及温度补偿晶体振荡器6。
[0168] PLL频率合成器153与图1中所示ADPLL电路1不同之处在于包括两个数控振荡器4A和4B而不是单个数控振荡器4。提供数控振荡器4A用于WCDMA，而提供数控振荡器4B用于GSM/EDGE。
[0169] PLL频率合成器153与图1中所示ADPLL电路1不同之处在于还包括开关9。至于其它部分，图19中所示PLL频率合成器153具有与图1中所示ADPLL电路1相同的配置。具体而言，PLL频率合成器153除了数控振荡器4A和4B以及开关9之外还包括分频器5、数字相位频率检测器2和数字环路滤波器3。在以下说明中，相同标号将附于图1的ADPLL电路1的对应部分，并且对其不再重复说明。
[0170] 开关9由在数字接口电路124中提供的DPFD控制器125控制。DPFD控制器125对应于图1中所示DPFD控制器7。当从DPFD控制器125输出的控制信号SW为“1”(操作模式为模式1)时，向分频器5中输入数控振荡器4B的输出。当控制信号SW为“0”(操作模式为模式2)时，向分频器5中输入数控振荡器4A的输出。
[0171] 分频器5通过对开关9的输出进行分频来生成低频时钟信号CLKA并且生成高频时钟信号CLKB。分频器5的分频比可变。在数字接口电路124中提供的分频比控制器126设置分频器5的分频比，从而数控振荡器4A和4B可以在与典型标准如GSM和WCDMA对应的频率振荡。如参照图18说明的那样，在根据GSM/EDGE系统的数据发送的情况下，PLL频率合成器153由极性调制系统直接调制。在本情况下，分频比控制器126根据从基带电路122输出的调相信号来调制分频器5的分频比。
[0172] 数字相位频率检测器2和数字环路滤波器3的配置和操作与参照图2-图15说明的配置和操作相同，因此对其不再重复说明。
[0173] 接着说明发送电路110和接收电路114。图19中所示发送电路110包括D/A转换器111、正交调制器112以及功率放大器113A和113B。
[0174] 当在WCDMA系统中传送数据时，数控振荡器4A的振荡输出由正交调制器112调制。调制信号MS 2(I信号和Q信号)由D/A转换器111转换成模拟信号并且作为调制信号向正交调制器112供应。功率放大器113A放大从正交调制器112输出的信号并且将其供应给天线元件。
[0175] 在WCDMA系统的情况下，PLL频率合成器153在模式2这一操作模式中操作(控制信号SW＝“0”)。这是因为在WCDMA系统的情况下PLL频率合成器153用作本地振荡器，因而在锁定状态中窄跟踪范围可以是足够的。通过在模式2(省电模式)中操作PLL频率合成器153，可以减少PLL频率合成器153的电流消耗。
[0176] 另一方面，当在GSM/EDGE系统中传送数据时，根据极性调制系统来直接调制PLL频率合成器153。具体而言，分频器5的分频比由从分频比控制器126输出的调制信号MS1调制。数控振荡器4B的振荡输出由功率放大器113B放大并且向天线元件供应。虽然在图19中未示出，但是在极性调制系统中，功率放大器113B的驱动电源电压由在基带电路122中生成的调幅信号调制。
[0177] 在GSM/EDGE系统的情况下，PLL频率合成器153在模式1这一操作模式中操作(控制信号SW＝“1”)。这是因为在GSM/EDGE系统的情况下在锁定状态中需要宽跟踪范围，由于进行了PLL频率合成器153的直接调制。如图2和图3中说明的那样，可以通过控制信号SW以及使能信号EN1和EN2来容易地改变操作模式。因此，可以共享相同PLL频率合成器153用于WCDMA和GSM/EDGE；因而可以减少电路面积。
[0178] 图19中所示接收电路114的配置与图18中所示配置相同，因而下文将给出简洁说明。接收电路114包括低噪声放大器115A和115B、正交解调器116A和116B以及A/D转换器117。用于接收的PLL频率合成器154生成用于WCDMA和用于GSM/EGE的本地振荡信号并且将其输出到正交解调器116A和116B。
[0179] 当解调WCDMA系统的接收信号时，低噪声放大器115A放大的接收信号由正交解调器116A转换成基带信号。从正交解调器116A输出的基带信号经历A/D转换器117的数字转换并且向基带电路122输出。类似地，当解调GSM/EDGE系统的接收信号时，低噪声放大器115B放大的接收信号由正交解调器116B转换成基带信号。从正交解调器116B输出的基带信号经历A/D转换器117的数字转换并且向基带电路122输出。
[0180] 图20是图示了图19中所示DPFD控制器125的配置例子的框图。如图20中所示，DPFD控制器125为包括比较器127、反相器128以及OR电路129和130的逻辑电路。向DPFD控制器125的输入信号为来自数字相位频率检测器2的监视信号MON(相位差信号)以及从基带电路122输出的操作模式的所选值的数据以及参考值。来自DPFD控制器125的输出信号为控制信号SW以及使能信号EN1和EN2。
[0181] 模式选择值“1”对应于模式1(高跟踪范围模式)这一操作模式，而模式选择值“0”对应于模式2(省电模式)这一操作模式。控制信号SW等于模式选择值。当在模式2中从粗调时段转变成微调时段时，参考值用于与监视信号MON比较。
[0182] 比较器127在监视信号低于参考值时(当在预定范围内时)输出“1”而在监视信号超过参考值时输出“0”。OR电路129进行模式选择值与比较器127的输出的逻辑加法运算并且输出该运算的结果作为使能信号EN1。反相器128将比较器127的输出反相。OR电路130进行模式选择值与反相器128的输出的逻辑加法运算并且输出该运算的结果作为使能信号EN2。
[0183] 根据上述配置，当模式选择值为“1”(模式1)时，控制信号SW以及使能信号EN1和EN2设置成“1”。当模式选择值为“0”(模式2)时，DPFD控制器125的输出根据比较器127的输出而不同。当比较器127的输出为“0”时(粗调时段)，控制信号SW设置成“0”，使能信号EN1设置成“0”，而使能信号EN2设置成“1”。另一方面，当比较器127的输出为“1”时(微调时段)，控制信号SW设置成“0”，使能信号EN1设置成“1”，而使能信号EN2设置成“0”。以这一方式，通过图20中所示DPFD控制器125的电路配置来获得与图3相同的输出。
[0184] 图21是图示了作为图1中所示ADPLL电路1的又一应用例子的移动电话131的配置的框图。在图21中所示移动电话131中，用于接收的PLL频率合成器和用于发送的PLL频率合成器合并成一个PLL频率合成器155。用于发送的合成器和用于接收的合成器的合并在不同时进行发送和接收的诸如GSM、Zigbee、WLAN等系统中是可能的。在下文中给定具体说明。
[0185] 图21中所示移动电话131包括基带电路132和RF单元133。RF单元133包括PLL频率合成器155、数字接口电路134、发送电路138、接收电路140和温度补偿晶体振荡器6。
[0186] PLL频率合成器155具有与图19中所示PLL频率合成器153相同的配置。PLL频率合成器155包括数控振荡器4C和4D、开关9、分频器5、数字相位频率检测器2和数字环路滤波器3。在图21的情况下，提供用于发送的数控振荡器4C而不是图19的数控振荡器4B，并且提供用于接收的数控振荡器4D而不是图19的数控振荡器4A。开关9由控制信号SW控制。当控制信号SW为“1”(模式1)时，向分频器5中输入数控振荡器4C的输出。当控制信号SW为“0”(模式2)时，向分频器5中输入数控振荡器4D的输出。
[0187] 发送电路138包括功率放大器139。功率放大器139放大数控振荡器4C的输出并且向天线元件输出它。虽然在图21中未示出，但是在极性调制系统中，功率放大器139的驱动功率电压由在基带电路132中生成的调幅信号调制。
[0188] 在发送时间，PLL频率合成器155在模式1(控制信号SW＝“1”)这一操作模式中操作。这是因为在锁定状态中需要宽跟踪范围，由于进行了PLL频率合成器155的直接调制。
[0189] 接收电路140包括低噪声放大器141、正交解调器142和A/D转换器143。低噪声放大器141放大的接收信号由正交解调器142转换成基带信号。从正交解调器142输出的基带信号经历A/D转换器143的数字转换并且向基带电路132输出。
[0190] 用于接收的PLL频率合成器155用作本地振荡器，生成本地振荡信号并且将其输出到正交解调器142。在这一情况下，PLL频率合成器155在模式2(控制信号SW＝“0”)这一操作模式中操作。这是因为在锁定状态中窄跟踪范围可以是足够的，由于PLL频率合成器155用作本地振荡器。通过在模式2(省电模式)中操作PLL频率合成器155，可以减少PLL频率合成器155的电流消耗。
[0191] 可以通过控制信号SW以及使能信号EN1和EN2来容易地改变操作模式。因此，相同PLL频率合成器155可以由用于发送的PLL频率合成器和用于接收的PLL频率合成器共享；因而可以减少电路面积。
[0192] (实施例2)
[0193] 图22是图示了根据本发明实施例2的数字相位频率检测器2A的配置的框图。
[0194] 图22中所示数字相位频率检测器2A与图2中所示数字相位频率检测器2不同之处在于在开关11A的输入侧中还包括相位确定单元41(PFD)。相位确定单元41接收参考时钟信号REF和低频时钟信号CLKA。当控制信号SW为“0”(模式2)时，经由开关11A向时间到数字转换器13的输入节点IN1中输入相位确定单元41的输出。当控制信号SW为“1”(模式1)时，经由开关11A向时间到数字转换器13的输入节点IN1中输入高频时钟信号CLKB，这与图2的情况下相同。至于其它部分，图22中所示数字相位频率检测器2A与图2中所示数字相位频率检测器2相同。因此，相同部分或者对应部分将给予以相同标号，并且对其不再进行重复说明。
[0195] 相位确定单元41输出如下脉冲信号，该脉冲信号在参考时钟信号REF的相位与低频时钟信号CLKA的相位相比超前时上升至与参考时钟信号REF的上升相同的定时而下降至低频时钟信号CLKA的上升定时。也就是说，当参考时钟信号REF与低频时钟信号CLKA相比相位超前时，相位确定单元41的输出45与在这些时钟信号之间的相位差成比例。反言之，当参考时钟信号REF与低频时钟信号CLKA相比相位延迟时输出值“0”。以这一方式，相位确定单元41确定参考时钟信号REF与低频时钟信号CLKA的相位相比是超前还是延迟。
[0196] 相位确定单元41具有与公知相位频率检测器(PFD)相同的配置，并且它可以由逻辑电路形成。
[0197] 图23是图示了图22中所示相位确定单元41的配置例子的框图。如图23中所示，相位确定单元41包括D触发器42和43以及AND电路44。向D触发器42的时钟端子中输入参考时钟信号REF，而向D触发器43的时钟端子中输入低频时钟信号CLKA。各D触发器42和43的输入端子固定成“1”(H电平)。AND电路44接收D触发器42和43的输出，并且当两个输出都为“1”(H电平)时，重置D触发器42和43。D触发器42的输出用作相位确定单元41的输出信号45。
[0198] 图24A图示了在图22中所示数字相位频率检测器2A的输入信号的相位差与输出之间的关系。图24B图示了在图22中所示数字相位频率检测器2A的输入信号的相位差与输出之间的另一关系。图24A和图24B的水平轴代表在参考时钟信号REF与低频时钟信号CLKA之间的相位差(REF-CLKA)，而竖直轴示出了输出信号的量值。
[0199] 在图24A中，实线图45表明在图23中所示相位确定单元41的输入信号的相位差与输出之间的关系。虚线图46表明当未提供相位确定单元41时在时间到数字转换器13的输入信号的相位差与输出之间的关系并且与图14的实线图相同。
[0200] 在图24B中，虚线图表明在图22中所示计数器16的输出OUT1与相位差之间的关系。实线图表明在图22中所示数字相位频率检测器2A的时间到数字转换器13的输出OUT2与相位差之间的关系。图24B的实线图对应于图24A的实线图45与虚线图46的组合。
[0201] 当比较图14与图24B时，在图14的情况下，随着相位差从正状态改变成负状态，时间到数字转换器13的输出OUT2表现跳跃。另一方面，在其中提供相位确定单元41的图24B的情况下，当相位差为负或者相位延迟时，输出OUT2固定成“0”。因此，即使当相位差从正状态改成负状态时，时间到数字转换器13的输出OUT2表现无跳跃。以这一方式，有可能通过提供相位确定单元41来改进数字相位频率检测器的输入-输出特征。
[0202] (实施例3)
[0203] 假设已经在参考时钟信号REF与低频时钟信号CLKA之间的相位差(时间差)近似为零时建立PLL频率合成器的锁定。在这一情况下，当相位差由于扰动如温度改变而转变成负侧时，数字相位频率检测器2的输出值将如图14的输入输出特征曲线图表明的那样迅速改变。结果可能释放PLL频率合成器的锁定从而引起问题。在实施例3中，向计数器16和时间到数字转换器13添加偏移，从而计数器16和时间到数字转换器13的输出可以锁定于相应线性输出范围的中心。
[0204] 图25是图示了根据本发明实施例3的数字相位频率检测器2B的配置的框图。
[0205] 图25中所示数字相位频率检测器2B与图2中所示数字相位频率检测器2不同在于还包括反相器51(移相器)以便将待输入到第一检测器15中的参考时钟信号REF的相位移位180度。
[0206] 数字相位频率检测器2B与图2中所示数字相位频率检测器2不同之处在于还包括向第一检测器15的输出添加偏移的减法器52(第一偏移添加器)和向第二检测器12的输出添加偏移的减法器53(第二偏移添加器)。减法器52向加法器18输出在将第一检测器15的输出减去偏移OFST1之后获得的值OUT1。减法器53向加法器18输出在将第二检测器12的输出减去偏移OFST2之后获得的值OUT2。
[0207] 图25中所示数字相位频率检测器2B的其它部分与图2中所示数字相位频率检测器2相同。因此，相同部分或者对应部分将给予以相同标号，并且未重复其说明。
[0208] 图26图示了在图25中所示数字相位频率检测器26的输入信号的相位差与输出之间的关系。在图26中，水平轴示出了参考时钟信号REF与低频时钟信号CLKA的相位差(REF-CLKA)，而竖直轴示出了输出信号的量值。
[0209] 当比较图26的图与图14的图时，通过提供图25的反相器51，图26的虚线图表明的计数器16的输出OUT1在水平方向上按照π来移位。
[0210] 接着，通过用减法器52将计数器16的输出减去偏移OFST1，锁定点LP按照偏移OFST1的量值来上移。确定偏移OSFT1的量值，从而计数器16的输出锁定于线性范围的中心。具体而言，可优选将偏移OSFT1设置成与参考时钟信号REF的半周期对应的数量。
[0211] 另外，通过用减法器53将时间到数字转换器13的输出减去偏移OFST2，最终锁定点LP按照偏移OSFT2的量值来上移。确定偏移OFST2的量值，从而使得时间到数字转换器13的输出锁定于线性范围的中心。具体而言，可优选将偏移OFST2设置成时间到数字转换器13的输出的均值。例如，当时间到数字转换器13的输出从0到255变化时，偏移OFST2设置成该输出的一半或者128。
[0212] 通过上述方案，即使在锁定点由于扰动而变化时仍有可能避免释放PLL频率合成器的锁定。由于在参考时钟信号REF的上升沿和低频时钟信号CLKA的上升沿未对准时所在的位置建立锁定，所以与上升沿对准的情况相比有可能减少确定误差。
[0213] (实施例4)
[0214] 图27是图示了根据本发明实施例4的ADPLL电路1C的配置的框图。
[0215] 图27中所示ADPLL电路1C与图1中所示ADPLL电路1不同之处在于数字环路滤波器3A的带宽由使能信号EN1控制。在使能信号EN1在非活跃状态中(为“0”)时的模式2的粗调时段期间，数字环路滤波器3A的带宽设置成比正常情况(模式1)更宽。在使能信号EN1在活跃状态中(为“1”)时的模式2的微调时段中，带宽返回到通常带宽。
[0216] 在下文中说明将如上所述进行控制的原因。图27的其它点与图1中所示ADPLL电路1相同。因此，对于相同部分或者对应部分将给予以相同标号，并且不再对其进行重复说明。
[0217] 图28是图27中所示ADPLL电路1C的相位噪声特征曲线的说明图。在图28中，水平轴示出了频率而竖直轴示出了相位噪声(dBc/Hz)。虚线图62表明在正常带宽的情况下的相位噪声特征曲线，而实线图61表明当使环路带宽比正常带宽更宽时的相位噪声特征曲线。假设虚线图63为系统定义的相位噪声特征曲线的规范值。如从图28所见，当使环路带宽更宽时，在一些情况下可能由于相位噪声特征曲线的伴随退化而未满足规范值。
[0218] 图29是图27中所示ADPLL电路1C的查找时间的说明图。图29的上图A图示了使环路带宽比正常带宽更宽的情况，而图29的下图B图示了正常环路带宽的情况。在图29的上图A的情况下的查找时间64短于在图29的下图B的情况下的查找时间65。因而，有可能通过加宽环路宽度来缩短收敛时间。
[0219] 上述考虑促成以下结果：也就是说，在模式2的粗调时段(EN1＝“0”)中，可以优选地通过加宽环路带宽来缩短收敛时间，而在微调时段(EN1＝“1”)中，可以优选地通过收窄环路带宽来改进相位噪声特征。不同于模拟环路滤波器，环路带宽的改变对于数字环路滤波器而言是容易的。
[0220] 本领域技术人员应当理解在本说明书中公开的所有实施例在所有方面都仅通过示例来给定、因此将不具限制性。本发明的范围由所附权利要求的范围而不是由上述说明来指明，并且本意在于可以包括各种修改、组合、再组合和变更，只要它们在所附权利要求或者其等效含义的范围内。
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