技术领域
[0001] 本
发明涉及一种基于预设频率及动态环路带宽的
锁相环，属于射频
电路下锁相环技术领域。
背景技术
[0002] 现代通信系统中，绝大部分电路的工作频率均在100MHz以上，而传统
晶体振荡器受制于自身材质与技术问题，只能产生几十兆赫兹的
信号，无法满足工作电路的需要。为了解决这一难题，工程师采用闭环控制的方法，通过锁相环PLL技术产生稳定的倍频信号以供电路使用。锁相环技术的出现，使得无线电技术大步发展，成为现代通信电路中不可或缺的基石。
[0003]
生物医疗收发
机芯片需要在较低的供电
电压下实现长期使用，因此能耗控制成为生物医疗收发机芯片设计亟需解决的问题。锁相环在生物医疗收发机芯片中占据较大的芯片面积，需要消耗大量的
能量。因此，传统的锁相环必须进行优化处理后方可应用于生物医疗收发机芯片中。
[0004] 在收发机芯片中，锁相环建立稳态过程时间的长短直接决定了整个环路的工作时间，从而影响芯片的整体功耗。另外，锁相环中压控振荡器则又占据了锁相环总体功耗的一大部分。因此，大部分锁相环功耗研究集中于降低压控振荡器的功耗以及加快锁相环锁定过程。
发明内容
[0005] 本发明提出了一种基于预设频率及动态环路带宽的锁相环，目的在于提升现有锁相环输出频率锁定速度以及降低锁相环功耗。采用预设频率与动态环路带宽技术双重控制，实现对锁相环锁定过程的
加速；同时在确保快速锁定的过程中，利用小数分频技术实现
相位噪声的量化，确保良好的整体电路
相位噪声抑制效果。
[0006] 本发明是通过如下技术方案实现的：
[0007] 所述一种基于预设频率及动态环路带宽的锁相环，简称锁相环PLL，包括鉴频鉴相器PFD、电荷
泵CP、低通
滤波器LPF、差转单
运算放大器、多模
分频器MMD、锁频环FLL、三阶噪声整形DSM以及数字控
制模块；
[0008] 其中，鉴频鉴相器PFD为全差分结构，称为全差分鉴频鉴相器，通过静态CMOS实现，用以降低系统的整体功耗；
[0009] 其中，
电荷泵CP采用全差分静态CMOS结构实现，称为全差分电荷泵；
[0010] 其中，
低通滤波器LPF采用三阶滤波电容、
电阻以及
开关SBW实现；
[0011] 其中，差转单
运算放大器用于实现对环形压控振荡器控制电压的测量；
[0012] 其中，多模分频器MMD电路采用多个2/3分频器级联，用于实现平均小数分频；
[0013] 其中，锁频环电路FLL，又称为
自动频率控制环路，包括环形压控振荡器Ring VCO、
鉴频器FD以及逐次逼近
逻辑电路SAR；
[0014] 其中，环形压控振荡器Ring VCO为三阶环形压控振荡器；
[0015] 其中，鉴频器FD通过静态CMOS实现；
[0016] 其中，逐次逼近逻辑电路SAR由数字代码实现；
[0017] 其中，三阶噪声整形电路DSM，由数字代码实现；
[0018] 所述基于预设频率及动态环路带宽的锁相环中各模块的连接关系如下：
[0019] 鉴频鉴相器PFD与电荷泵CP相连，电荷泵CP与压控振荡器Ring VCO相连，低通滤波器LPF接在电荷泵CP以及环形压控振荡器Ring VCO中间，环形压控振荡器Ring VCO与多模分频器MMD相连，多模分频器MMD同时与三阶噪声整形电路DSM及鉴频鉴相器PFD相连；
[0020] 锁频环FLL中的环形压控振荡器Ring VCO与鉴频器FD相连，鉴频器FD与逐次逼近逻辑电路SAR相连，逐次逼近逻辑电路SAR与环形压控振荡器Ring VCO相连，数字
控制模块与逐次逼近逻辑电路SAR相连。
[0021] 所述基于预设频率及动态环路带宽的锁相环依托的设计过程，包括锁频环FLL频率
跟踪、锁相环PLL宽带锁相以及锁相环PLL窄带维持相位噪声；
[0022] 具体包括如下步骤：
[0023] 步骤一、锁频环FLL频率跟踪，具体又包括如下子步骤：
[0024] 步骤1.1数字控制模块设置初始计数值K以及数字控制字S<6:0>至逐次逼近逻辑电路SAR，将小数分频比Nfrac配置到三阶噪声整形电路DSM；
[0025] 步骤1.2逐次逼近逻辑电路SAR输出带宽
控制信号SBW以及通路控制信号SCTR，带宽控制开关SBW断开，通路控制开关SCTR接通环形压控振荡器初始控制电压VCM；
[0026] 其中，带宽控制信号SBW以及通路控制信号SCTR均为低；
[0027] 此时，外部添加环形压控振荡器初始控制电压VCM，锁频环FLL进入工作状态；
[0028] 步骤1.3在逐次逻辑逼近电路SAR数字控制字S<6:0>作用下，三阶环形压控振荡器输出频率接近期望输出频率，输出通路控制信号SCTR为高，带宽控制信号SBW为低；
[0029] 步骤二、锁相环PLL宽带锁相，具体包括如下子步骤：
[0030] 步骤2.1逐次逼近逻辑电路SAR输出通路控制信号SCTR为高，电荷泵CP与环形压控振荡器Ring VCO接入锁相环路中进行工作；
[0031] 步骤2.2锁频环FLL暂停工作，但数字控制字S<6:0>锁存不变，鉴频器FD输出与初始计数值K在逐次逼近逻辑中进行比较；
[0032] 步骤2.3当鉴频器FD输出不等于初始计数值K，逐次逼近逻辑电路的带宽输出控制信号SBW输出保持为低，开关SBW依旧处于断开状态，低通滤波器LPF采用较高的环路带宽进行工作；
[0033] 其中，较高的环路带宽范围是1MHz到10MHz；
[0034] 步骤三、锁相环PLL窄带维持相位噪声，具体包括如下子步骤：
[0035] 步骤3.1鉴频器FD输出达到初始计数值K,带宽输出控制信号SBW为高，带宽控制开关SBW闭合，低通滤波器LPF采用并联电阻、电容实现，带宽切换为较小值带宽；
[0036] 其中，较小值带宽的范围为100kHz到500kHz；
[0037] 步骤3.2锁相环PLL继续工作，环形压控振荡器Ring VCO输出频率稳定至期望所设频率，在低通滤波器LPF以及三阶噪声整形电路DSM的作用下保持良好的相位噪声。
[0038] 有益效果
[0039] 一种基于预设频率及动态环路带宽的锁相环，与现有锁相环设计方法相比，具有以下有益效果：
[0040] 1.采用预设频率与动态环路带宽技术的锁相环，能够在极短的时间内实现输出频率锁定，适用于频繁上下电并要求实现快速锁定的场合；
[0041] 2.全差分鉴频鉴相器中引入了数字逻辑延时结构，用以消除电荷泵动态
电流失配引入的噪声，确保了较高与
分辨率；
[0042] 3.低通滤波器的动态环路带宽能够根据不同的需要进行自动切换；
[0043] 相位锁定时，低通滤波器LPF设置为宽带，降低系统的锁定时间，实现系统的快速锁定；
[0044] 锁定完成后，低通滤波器LPF切换至窄带，滤除高频段噪声，实现良好的噪声抑制效果；
[0045] 4.多模分频器MMD与三阶噪声整形电路实现小数分频，可以消除环路带宽与信道间隔之间的矛盾；
[0046] 三阶噪声整形电路将噪声搬移至高频段，通过低通滤波器LPF实现噪声抑制。
附图说明
[0047] 图1是本发明一种基于预设频率及动态环路带宽的锁相环的系统
框图；
[0048] 图2是本发明一种基于预设频率及动态环路带宽的锁相环中全差分鉴频鉴相器PFD电路结构图；
[0049] 图3是本发明一种基于预设频率及动态环路带宽的锁相环中全差分电荷泵CP电路结构图；
[0050] 图4是本发明一种基于预设频率及动态环路带宽的锁相环中环形压控振荡器Ring VCO电路结构图；
[0051] 图5是本发明一种基于预设频率及动态环路带宽的锁相环中多模分频器MMD电路结构图；
[0052] 图6是本发明一种基于预设频率及动态环路带宽的锁相环中单环锁相环宽带锁定时间图；
[0053] 图7是本发明一种基于预设频率及动态环路带宽的锁相环中单环锁相环窄带锁定时间图；
[0054] 图8是本发明一种基于预设频率及动态环路带宽的锁相环采用频率预设技术与动态环路带宽锁定时间图。
具体实施方式
[0055] 下面结合
实施例及附图中对本发明一种基于预设频率及动态环路带宽的锁相环依托系统的各电路模块及工作过程做进一步说明和详细描述。
[0056] 实施例1
[0057] 一种基于预设频率及动态环路带宽的锁相环可以应用于快速输出频率锁定电路中，降低电路的整体的整体功耗。
[0058] 本发明框图如图1所示，所述基于预设频率及动态环路带宽技术实现锁相环的快速锁定，主要包括全差分鉴频鉴相器PFD、全差分电荷泵CP、环形压控振荡器Ring VCO、多模分频器MMD以及低通滤波器LPF。
[0059] 鉴频鉴相器PFD为全差分结构，称为全差分鉴频鉴相器，通过静态CMOS实现，用以降低系统的整体功耗；
[0060] 其中，电荷泵CP采用全差分静态CMOS结构实现，称为全差分电荷泵；
[0061] 其中，低通滤波器LPF采用三阶滤波电容、电阻以及开关SBW实现；
[0062] 其中，差转单运算放大器用于实现对环形压控振荡器控制电压的测量；
[0063] 其中，多模分频器MMD电路采用5个2/3分频器级联，用于实现平均小数分频；
[0064] 其中，锁频环电路FLL，又称为自动频率控制环路，包括环形压控振荡器Ring VCO、鉴频器FD以及逐次逼近逻辑电路SAR；
[0065] 其中，环形压控振荡器Ring VCO为三阶环形压控振荡器；
[0066] 其中，鉴频器FD通过静态CMOS实现；
[0067] 其中，逐次逼近逻辑电路SAR由数字代码实现；
[0068] 其中，三阶噪声整形电路DSM，由数字代码实现；
[0069] 所述基于预设频率及动态环路带宽的锁相环中各模块的连接关系如下：
[0070] 鉴频鉴相器PFD与电荷泵CP相连，电荷泵CP与压控振荡器Ring VCO相连，低通滤波器LPF接在电荷泵CP以及环形压控振荡器Ring VCO中间，环形压控振荡器Ring VCO与多模分频器MMD相连，多模分频器MMD同时与三阶噪声整形电路DSM及鉴频鉴相器PFD相连；
[0071] 锁频环FLL中的环形压控振荡器Ring VCO与鉴频器FD相连，鉴频器FD与逐次逼近逻辑电路SAR相连，逐次逼近逻辑电路SAR与环形压控振荡器Ring VCO相连，数字控制模块与逐次逼近逻辑电路SAR相连。
[0072] 所述基于预设频率及动态环路带宽的锁相环依托的设计过程，包括锁频环FLL频率跟踪、锁相环PLL宽带锁相以及锁相环PLL窄带维持相位噪声；
[0073] 具体包括如下步骤：
[0074] 步骤A、锁频环FLL频率跟踪，具体又包括如下子步骤：
[0075] 步骤A.1数字控制模块设置初始计数值K以及数字控制字S<6:0>至逐次逼近逻辑电路SAR，将小数分频比Nfrac配置到三阶噪声整形电路DSM；
[0076] 步骤A.2逐次逼近逻辑电路SAR输出带宽控制信号SBW以及通路控制信号SCTR，带宽控制开关SBW断开，通路控制开关SCTR接通环形压控振荡器初始控制电压VCM；
[0077] 其中，带宽控制信号SBW以及通路控制信号SCTR均为低；
[0078] 此时，外部添加环形压控振荡器初始控制电压VCM，锁频环FLL进入工作状态；
[0079] 步骤A.3在逐次逻辑逼近电路SAR数字控制字S<6:0>作用下，三阶环形压控振荡器输出频率接近期望输出频率，输出通路控制信号SCTR为高，带宽控制信号SBW为低；
[0080] 步骤B、锁相环PLL宽带锁相，具体包括如下子步骤：
[0081] 步骤B.1逐次逼近逻辑电路SAR输出通路控制信号SCTR为高，电荷泵CP与环形压控振荡器Ring VCO接入锁相环路中进行工作；
[0082] 步骤B.2锁频环FLL暂停工作，但数字控制字S<6:0>锁存不变，鉴频器FD输出与初始计数值K在逐次逼近逻辑中进行比较；
[0083] 步骤B.3当鉴频器FD输出不等于初始计数值K，逐次逼近逻辑电路的带宽输出控制信号SBW输出保持为低，开关SBW依旧处于断开状态，低通滤波器LPF采用较高的环路带宽进行工作；
[0084] 具体到本实施例，低通滤波器LPF采用1MHz环路带宽工作；
[0085] 步骤C、锁相环PLL窄带维持相位噪声，具体包括如下子步骤：
[0086] 步骤C.1鉴频器FD输出达到初始计数值K,带宽输出控制信号SBW为高，带宽控制开关SBW闭合，低通滤波器LPF采用并联电阻、电容实现，带宽切换为较小值带宽；
[0087] 具体到本实施例，带宽切换为100kHz的较小值带宽；
[0088] 步骤C.2锁相环PLL继续工作，环形压控振荡器Ring VCO输出频率稳定至期望所设频率，在低通滤波器LPF以及三阶噪声整形电路DSM的作用下保持良好的相位噪声。
[0089] 实施例2
[0090] 本
申请所述的锁相环建立过程由频率跟踪与相位锁定组成，先实现锁频后实现锁相，其总的建立时间如式(1)
[0091]
[0092] 其中BW是PLL的环路带宽。
[0093] 鉴频鉴相器PFD结构如图2所示。与非
门与D触发器构成的组合逻辑电路将瞬时比较参考频率FREF和反馈频率FB的相位，实现充电与放电的功能。同时，为了消除电荷泵的死区特性以及电荷泵动态电流失配引起的噪声，引入延时环节进行消除，确保在电荷泵完全开启的情况下，延时环节取值最小，获得较高的工作频率与良好的分辨率。
[0094] 全差分电荷泵CP的电路实现如图3所示。当参考频率相位超前于反馈频率相位时，鉴频鉴相器输出频率控制UPN、UPP进入工作状态，而DNP、DNN则依旧保持原态。电荷泵在VCP的控制下实现充电开启，持续的脉冲将向电荷泵不断注入电流，
输出电压不断增强。反之，则进行放电，使得电压减弱。全差分电荷泵对电流失配不敏感，拥有较大的输出摆幅，能够实现良好带内杂散的抑制效果。
[0095] 低通滤波器LPF如图1中所示。通过逐次逼近逻辑电路输出的带宽控制信号SBW控制带宽控制开关SBW的通断，从而实现低通滤波器LPF宽带与窄带的切换。当前期进行相位锁定时，低通滤波器LPF使用宽带进行滤波操作，加快建立时间；稳定后切换至窄带，消除高频噪声，获得良好的相位噪声表现。低通滤波器采用电阻串并联的方式实现带宽的切换，避免了由于电容变化引起电荷再分配现象而导致延长锁定时间。
[0096] 环形压控振荡器如图4所示，来自逐次逼近逻辑电路配置的数字控制字S<6:0>对电流阵列进行控制，从而影响三阶环形压控振荡器的输出频率。三阶环形压控振荡器的核心电路采用差分结构，不仅可以抑制电路中由于衬底泄露、电流失配引起的闪烁噪声与热噪声等，而且能够增强输出线性度与调谐范围。
[0097] 多模分频器如图5所示，通过2/3分频器的级联，实现了32～64的分频范围。同时，通过图1中所示的三阶噪声整形电路，实现更加精细的小数分频比，将带内的相位噪声搬移至高频段加以消除，降低了噪声带来的不良影响。
[0098] 锁频环电路由鉴频器、逐次逼近逻辑电路以及环形压控振荡器共同组成，其中逐次逼近逻辑电路采用
硬件可编程语言实现，故在图1仅以框图显示。在整个电路起始阶段，通过控制电压VCM供电，锁频环电路进行工作，在数字逻辑控制字的控制下，加快实现频率逼近，输出频率振荡至载频附近，而后切换至锁相环工作状态。
[0099] 图6、图7、图8分别显示了在宽带PLL建立时间、窄带PLL建立时间、混合技术建立时间的仿真结果。在电路验证中，参考频率FREF＝18MHz，电荷泵充放电电流为80μA，压控振荡器增益为500MHz/V，窄带带宽为100kHz，宽带带宽为1MHz，小数分频比Nfrac由0.125跳变至0.625时，输出频率由900MHz锁定至912.5MHz。仿真结果表明，采用基于预设频率及动态环路带宽的锁相环电路锁定时间约为2.5μs。
[0100] 以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或
修改，都落入本发明保护的范围。
