技术领域
[0001] 本
发明涉及
半导体技术领域，尤其涉及一种低噪声
自动频率控制装置。
背景技术
[0002]
锁相环是通信终端芯片中的重要模
块，其只要由鉴频鉴相器(PFD)、电荷
泵(CP)、环路
滤波器(LF)、压控
振荡器(VCO)和
分频器(Divider)等主要模块组成。在
锁相环芯片外设有晶振时钟，晶振时钟向锁相环输入参考基准时钟
信号，鉴频鉴相器检测分频器的输出时钟和基准时钟的频率和
相位差，并根据该差别调整
电荷泵输出
电流的方向，电荷泵输出的电流经过
环路滤波器后得到稳定的直流
电压信号，该电压信号作为压控振荡器的
控制信号，该控制信号控制VCO的输出频率，通过这样的闭环操作，最终使得分频器的
输出信号和基准时钟的频率(或相位)相等。假设分频器的分频比为N，那么最终的锁相环输出的频率可以表示为：Fout＝N×Fref，其中Fref为基准时钟的频率。实际环路工作时，锁相环中每个模块产生的噪声和晶振时钟输入的噪声都会增加整个锁相环的输出噪声，这些噪声会降低整个芯片的接收(或发射)性能。其中，由晶振提供的基准时钟的噪声在锁相环的输出端主要表现为近端的
相位噪声，其对小带宽的应用场景会产生重大的影响。
[0003] 锁相环输出信号的频率决定了通信终端芯片接收(或发射)通道的接收(或发射)信号的频率，因此，若通信终端芯片频率不满足系统正常工作的要求的话，则需要通过一定的校准技术来调整锁相环的输出频率，使通信终端芯片和外部通讯系统的频率保持一致，实现郑工系统的正常通信。
[0004] 图2为现有调整锁相环输出频率的技术系统
框图。
现有技术对频率的校准是在保持锁相环的分频比不变的情况下，通过调整晶振的振荡频率来实现的。其工作方式如下：首先，AFC校准模块检测通信终端芯片和外部通讯系统的频率误差，通过预设的
算法计算出此时需调整的
数模转换器(DAC)的数字输入字，并将该DAC的控制字通过控制
接口输入到通信终端芯片里面的高
精度DAC，通过调整DAC的
输出电压来改变
晶体振荡器的振荡频率，使手机终端的频率和外部通讯系统的频率一致。
[0005] 由于实际的DAC输出电压必定存在一定的噪声和扰动，该噪声(或扰动)作用在晶振的控制管脚上，会导致晶振的输出时钟发生微小的偏差，这种偏差称为的相位噪声。该噪声主导了锁相环输出信号的近端相位噪声，会导致终端的整体接收(或发射)系统性能的下降，尤其是在小带宽的应用环境下。所以，为了降低晶体振荡器的输出噪声，需要对DAC的输出噪声做很好的优化，这种做法不仅提高芯片的设计难度，还会导致芯片面积和功耗的增加，增加了芯片成本。
[0006] 名词解释：
[0007] 双模预标定器(英文为Prescaler)：是一个具有两种分频比(N和N+1)的分频器，其分频比的选择由一个1-bit的
数字信号控制，当该数字信号为“1”时，分频比为N+1；否则分频比为N。
[0008] AFC：AFC为Automatic frequency control的缩写，中文意思是自动频率控制。实用新型内容
[0009] 为了解决上述技术问题，本实用新型的目的是提供一种低噪声的自动频率控制装置。
[0010] 本实用新型所采用的技术方案是：一种低噪声的自动频率控制装置，包括通信终端芯片和晶振，所述通信终端芯片包括锁相环和AFC校准模块，所述锁相环包括频率调整输出模块和可编程
小数分频器，所述频率调整输出模块的输出端与可编程小数分频器的第一输入端连接，所述可编程小数分频器的输出端与频率调整输出模块的第一输入端连接，所述晶振的控制管脚连接至低噪声连接点，所述晶振的
时钟信号输出端与频率调整输出模块第二输入端连接，所述AFC校准模块的输出端与可编程小数分频器的第二输入端连接。
[0011] 进一步，所述低噪声连接点为地端。
[0012] 进一步，所述频率调整输出模块包括鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述鉴频鉴相器依次与电荷泵、环路滤波器及压控振荡器连接，所述压控振荡器的输出端通过可编程小数分频器与鉴频鉴相器的第一输入端连接，所述晶振的时钟信号输出端与鉴频鉴相器的第二输入端连接。
[0013] 进一步，所述可编程小数分频器包括双模预定标器和可编程计数器，所述压控振荡器的输出端与双模预标定器的输入端连接，所述可编程计数器与双模预标定器连接，所述AFC校准模块的输出端与可编程计数器的输入端连接，所述双模预定标器的输出端与鉴频鉴相器的第一输入端连接。
[0014] 进一步，所述通信终端芯片还包括
缓冲器，晶振的时钟信号输出端通过缓冲器与频率调整输出模块第二输入端连接。
[0015] 本实用新型的有益效果是：一种低噪声自动频率控制装置，包括通信终端芯片、AFC校准模块和晶振，所述通信终端芯片包括锁相环和控制接口，所述锁相环包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和可编程小数分频器，所述鉴频鉴相器依次与电荷泵、环路滤波器及压控振荡器连接，所述压控振荡器的输出端通过可编程小数分频器与鉴频鉴相器的第一输入端连接，所述晶振的控制管脚连接至低噪声连接点，所述晶振的时钟信号输出端与鉴频鉴相器的第二输入端连接，所述AFC校准模块的输出端与可编程小数分频器的第二输入端连接。通过将晶振的控制管脚接至低噪声连接点，减少晶振向锁相环输入的噪声，从而降低锁相环输出信号的近端相位噪声，提高整体接收系统的性能，通过可编程小数分频器来控制分频比，无需设计高精度、低噪声的DAC，从而降低芯片的设计难度，节省了芯片的面积和功耗，降低了芯片成本。
附图说明
[0016] 图1是本发明一种低噪声自动频率控制装置的结构框图；
[0017] 图2是现有的调整锁相环输出频率装置的结构框图。
具体实施方式
[0018] 如图1所示，一种低噪声自动频率控制装置，包括通信终端芯片和晶振5，所述通信终端芯片包括锁相环和AFC校准模块，所述锁相环包括频率调整输出模块6和可编程小数分频器，所述频率调整输出模块6的输出端与可编程小数分频器的第一输入端连接，所述可编程小数分频器的输出端与频率调整输出模块6的第一输入端连接，所述晶振的控制管脚连接至低噪声连接点，所述晶振的时钟信号输出端与频率调整输出模块6第二输入端连接，所述AFC校准模块的输出端与可编程小数分频器的第二输入端连接；
[0019] 所述频率调整输出模块6包括鉴频鉴相器1、电荷泵2、环路滤波器3和压控振荡器4，所述鉴频鉴相器1依次与电荷泵2、环路滤波器3及压控振荡器4连接，所述压控振荡器4的输出端通过可编程小数分频器与鉴频鉴相器1的第一输入端连接，所述晶振5的时钟信号输出端与鉴频鉴相器1的第二输入端连接。
[0020] 上述装置的工作原理为：所述鉴频鉴相器1检测可编程小数分频器和晶振5均输出的频率差和
相位差，并根据检测到的差别调整电荷泵2输出电流的方向，电荷泵2输出的电流经过环路滤波器3之后得到稳定的直流电压信号，所述直流电压信号作为压控振荡器4的控制信号，所述控制信号控制压控振荡器4的输出频率。因为由晶振5产生的相位噪声主导了锁相环输出信号的近端相位噪声，故通过将控制管脚连接至低噪声连接点上，避免噪声对晶振5输出的基准时钟的影响，从而降低锁相环输出信号的近端相位噪声。信号经过天线、接收通道和数据接口到AFC校准模块，AFC校准模块检测通信终端芯片与外部通讯系统的频率的误差，判断误差是否超出预设范围，并在判断超出范围时，根据外部通讯系统的频率选择分频器控制字，并将分频器控制字通过控制接口发送至可编程小数分频器，从而使通信终端芯片的频率和外部通讯系统的频率一致。其中，所述外部通讯系统包括基站或地面站。上述装置将晶振5的控制管脚连接至低噪声连接点，极大地降低晶振5输出时钟的相位噪声，尤其是近端的相位噪声，从而提高了通信终端芯片接收和发射的性能，尤其是在小带宽的应用场景中。另外，通过可编程小数分频器来控制分频比，省去通信终端芯片中自动频率控制的DAC，无需设计高精度、低噪声的DAC，从而降低芯片的设计难度，节省了芯片的面积和功耗，降低了芯片成本。
[0021] 进一步作为优选的实施方式，所述低噪声连接点为地端。
[0022] 由于地电压往往是整个
电路系统中最干净的电压，所以，本具体
实施例中把晶振的控制管脚直接接地，因此将基准时钟的相位噪声降到最低的
水平。这样可以消除DAC的输出噪声对
本振信号的近端相噪的影响，改善接收和发射的整体性能，尤其是在小带宽的应用系统中。
[0023] 进一步作为优选的实施方式，所述可编程小数分频器包括双模预定标器和可编程计数器，所述压控振荡器的输出端与双模预标定器的输入端连接，所述可编程计数器与双模预标定器连接，所述AFC校准模块的输出端与可编程计数器的输入端连接，所述双模预定标器的输出端与鉴频鉴相器的第一输入端连接。
[0024] 所述双模预定标器的分频比可以在N和N+1之间切换，其模式切换的控制信号是一个可编程计数器的进位信号(溢出信号)，如果可编程计数器的进位信号为高电平，则双模预定标器的分频比为N+1，否则为N。其中，N和N+1代两个分频比值。在本实施例中N为80，N+1为81。
[0025] 进一步作为优选的实施方式，所述可编程计数器的精度为16位。
[0026] 所述可编程计数器用于根据分频比控制字计算小数分频比，计数器的位数越多，计算精确度就越高，但同时也需要更多的成本。在本实施例中，计数器的位数为16个，已经能满足所需的精度。比如锁相环需要输出2100MHz的频率，可编程计数计算得小数分频比为80.76919，最终输出频率为2099.9989MHz，足以满足终端系统的精度要求。由于计数器在芯片上易于实现，且实用面积小，相对与设计高精度、低噪声的DAC，使用的人
力成本和芯片成本更低。
[0027] 进一步作为优选的实施方式，所述通信终端芯片还包括缓冲器，晶振的时钟信号输出端通过缓冲器与频率调整输出模块第二输入端连接。通过缓冲器，可使得晶振输出的时钟信号更加稳定和精准。
[0028] 进一步作为优选的实施方式，所述通信终端芯片还包括控制接口，所述AFC校准模块的输出端通过控制接口与可编程小数分频器的第二输入端连接。
[0029] 上述装置通过将晶振的控制管脚接至低噪声连接点，减少晶振向锁相环输入的噪声，从而降低锁相环输出信号的近端相位噪声，提高整体接收系统的性能，通过可编程小数分频器来控制分频比，无需设计高精度、低噪声的DAC，从而降低芯片的设计难度，节省了芯片的面积和功耗，降低了芯片成本。
[0030] 以上是对本实用新型的较佳实施进行了具体说明，但本实用新型并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同
变形或替换，这些等同的变形或替换均包含在本
申请权利要求所限定的范围内。
