Die Erfindung betrifft einen Analog-Digital-Umsetzer nach dem Oberbegriff des Patentanspruchs 1.

Ein derartiger Analog-Digital-Umsetzer ist beispielsweise in dem Buch "Halbleiter-Schaltungstechnik" von U. Tietze und Ch. Schenk, 7., überarbeitete Auflage, Springer-Verlag Berlin, Heidelbert, New York, 1985, S. 767 ff. beschrieben.

Gemäß Fig. 1 enthält ein somit bekannter Analog-Digital- Um­setzer ein Abtast-Halte-Glied SH, einen Komparator K, ein sukzessives Approximations-Register SAR, einen Digital-Ana­log-Umsetzer DAU sowie eine Ablaufsteuerung AST. Das Ab­tast-Halte-Glied SH dient zur Zwischenspeicherung des am Analogeingang AE liegenden Spannungswertes während der Um­wandlungszeit, damit alle Stellen des am Datenausgang DA nach der Umwandlung anliegenden Ausgangswortes von dersel­ben Eingangsspannung gebildet werden. Der Komparator K ver­gleicht den im Abtast-Halte-Glied SH gespeicherten Meßwert mit der Ausgangsspannung des Digital-Analog-Umsetzer DAU.

Mit Beginn der Wandlung einer analogen Eingangsspannung werden die Speicherelemente des sukzessiven Approximations-­Registers rückgesetzt, so daß das digitale Ausgangswort am Datenausgang DA des sukzessiven Approximations-Registers SAR gleich Null ist. Anschließend wird das höchstwertige Bit auf einen definierten logischen Zustand, insbesondere logisches Einspotential gesetzt und geprüft, ob die Ein­gangsspannung bzw. die Ausgangsspannung des Abtast-Halte-­Gliedes SH höher als die Ausgangsspannung des Digital-Ana­log-Umsetzers DAU ist, die dem digitialen Wort des sukzes­siven Approximations-Registers entspricht. Ist das der Fall, bleibt es gesetzt, anderenfalls wird es gelöscht. Dieser Wä­gevorgang wird für jedes Bit wiederholt, bis am Ende der Kon­ versionsphase auch das niederwertigste Bit feststeht.

Das sukzessive Approximations-Register enthält ein Schie­beregister, in dem der definierte logische Zustand bei je­dem Takt um eine Position weitergeschaltet wird. Dadurch werden die Bits der Reihe nach versuchsweise auf den defi­nierten logischen Zustand gesetzt. Das jeweilige Wägeresul­tat wird ebenfalls in Speicherelementen gespeichert, in die der betreffende Komparatorzustand eingelesen wird. Dabei wird nur dasjenige Speicherelement freigegeben, dessen zugehöriges Bit gerade getestet wird. Nach der Festlegung des niederwertigsten Bits wird in der Regel ein weiteres Speicherelement des Schieberegisters gesetzt, damit ange­zeigt wird, daß die Konversionsphase abgeschlossen ist.

Die Konvertierung und eventuell die Signalabtastung und Spei­cherung erfordern eine Steuerung, die üblicherweise mit Hilfe einer Ablaufsteuerung AST gemäß Fig. 1 erfolgt. Die Ablaufsteuerung AST setzt die an den Eingängen ST und T lie­genden Start- und Taktsignale zur Steuerung des Komparators K und der Funktionen des sukzessiven Approximations-Regis­ters SAR sowie gegebenenfalls des Abtast-Halte-Gliedes SH um. Dazu benötigt die Ablaufsteuerung AST gewöhnlich einen Steuerzähler mit Decoder.

Der Erfindung liegt die Aufgabe zugrunde, den Steuerungs­aufwand für einen gattungsgemäßen Analog-Digital-Umsetzer zu verringern.

Diese Aufgabe wird bei einem Analog-Digital-Umsetzer der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Der Erfindung liegt der Gedanke zugrunde, das sukzessive Approximations-Register selbst in Verbindung mit einem De­coder zur Ablaufsteuerung einzusetzen. Dabei wird die spe­zielle Eigenschaft des sukzessiven Approximaitons-Registers SAR genutzt, daß nach einem Startsignal zu Beginn der Kon­versionsphase ein definierter logischer Zustand, beginnend mit dem höchstwertigen Bit, in Abhängigkeit eines Taktes stufenweise weitergeschaltet wird. Die Erläuterung der Erfindung erfolgt anhand von Fig. 2, in der gleiche Ele­mente wie in Fig. 1 mit gleichen Bezugszeichen versehen sind.

Erfindungsgemäß wird das sukzessive Approximations-Register SAR direkt über die Eingänge ST und T von den Start- bzw. Taktsignalen angesteuert. Anstelle einer speziellen Ablauf­steuerung weist der Analog-Digital-Umsetzer erfindungsge­mäß einen Decoder DS auf, der eingangsseitig mit dem Daten­ausgang DA bzw. mit dem Ausgang des sukzessiven Approxima­tions-Registers SAR verbunden ist. Ausgangsseitig steuert dieser Decoder DS den Komparator, das sukzessive Approxima­tions-Register SAR selbst und gegebenenfalls das Abtast-Hal­te Glied SH.

Der Decoder DS decodiert insbesondere den mit jedem Taktsig­nal im sukzessiven Approximations-Register SAR weiterge­schalteten definierten logischen Zustand und nutzt das Ergebnis der Decodierung zur Steuerung der angeführten Elemente. Konkrete Ausführungen des Decoders DS zur Steue­rung der Funktionen Weiterschalten des definierten lo­gischen Zustands, Einschreiben und Speichern des Wäge­resultats des Komparators im sukzessiven Approximations-­Register SAR sowie der beiden übrigen Elemente sind für den Durchschnittsfachmann leicht realisierbar.