专利汇可以提供Sukzessives Approximations-Register专利检索,专利查询,专利分析的服务。并且Für einen Analog-Digital-Umsetzer nach dem Wägeverfahren wird ein sukzessives Approximations-Register mit einer der Bitbreite entsprechenden Anzahl Speicherelemente (FF1 bis FFn) vorgeschlagen. Diesen sind eingangsseitig (D) Multiplexer (M1 bis Mn) zugeordnet, die über Logikglieder (O1 bis On) gesteuert werden und einen Schiebereingang, einen Schreibeingang und einen Speichereingang durchschalten können, um den jeweils nächsten Wägeschritt und das jeweilige Wägeresultat einschreiben und speichern zu können.,下面是Sukzessives Approximations-Register专利的具体信息内容。
Die Erfindung betrifft ein sukzessives Approximations-Register nach dem Oberbegriff des Patentanspruchs 1.
Derartige Register werden vor allem in Analog-Digital-Umsetzern nach dem Wägeverfahren eingesetzt. Bei diesem Umsetzerverfahren werden die Registerstellen sukzessive, beginnend mit dem höchstwertigen Bit, auf logisches Einspotential gesetzt und geprüft, ob die Eingangsspannung höher als die Spannung ist, die dem digitalen Wort des sukzessiven Approximations-Registers entspricht. Ist das der Fall, bleibt es gesetzt, andernfalls wird es gelöscht. Dieser Wägevorgang wird für jedes Bit wiederholt, bis am Ende der Konversionsphase auch das niederwertigste Bit feststeht.
Die Analog-Digital-Umsetzung wird über das sukzessive Approximations-Register gesteuert. Ein derartiges Register ist beispielsweise in dem Buch "Halbleiter-Schaltungstechnik" von U. Tietze und Ch. Schenk, 7., überarbeitete Auflage, Springer-Verlag, Berlin, Heidelberg, New York, 1985, S. 767, insbesondere S. 769 ff beschrieben.
Das sukzessive Approximations Register enthält ein Schieberegister, in dem ein logisches Einspotential bei jedem Takt um eine Position weitergeschoben wird. Dadurch werden die Bits der Reihe nach versuchsweise auf logisches Einspotential gesetzt. Das jeweilige Wägeresultat wird in weiteren Speicherelementen gespeichert, in die der betreffende Komparatorzustand eingelesen wird. Dabei wird nur dasjenige Speicherelement freigegeben, dessen zugehöriges Bit gerade getestet wird. Für die Umwandlungsphase wird also, bezogen auf die Anzahl der Bits, die doppelte Anzahl an Speicherelementen benötigt.
Nach der Festlegung des niederwertigsten Bits wird in der Regel ein weiteres Speicherelement des Schieberegisters gesetzt, damit angezeigt wird, daß die Konversionsphase abgeschlossen ist.
Der Erfindung liegt die Aufgabe zugrunde, ein sukzessives Approximations-Register anzugeben, das mit einer möglichst geringen Anzahl Speicherelementen auskommt und speziell für eine integrierte MOS-Technik einfach implementierbar ist.
Diese Aufgabe wird bei einem sukzessiven Approximations-Register der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.
Das erfindungsgemäße Register besitzt den Vorteil, daß nur die gleiche Anzahl Speicherelemente benötigt wird, wie Bitstellen vorhanden sind, und daß sich Multiplexer in integrierter MOS-Technik in sehr einfacher Weise aus Transfergattern aufbauen lassen.
Weitere Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand eines in der einzigen Figur der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Gemäß der Figur enthält das erfindungsgemäße sukzessive Approximations-Register als Speicherelemente n Flip-Flops FF1 bis FFn, die jeweils entsprechend den n Bits des zu wandelnden Wortes einer dualten Wichtung entsprechen. Die Flip- Flops FF1 bis FFn sind als D-Flip-Flops ausgeführt, bei denen mit jedem Taktimpuls eine am Dateneingang D liegende digitale Information an den Datenausgang Q übernommen wird. Alle Flip-Flops FF1 bis FFn sind über jeweils den Eingang C taktgesteuert und können über jeweils den Eingang R rückgesetzt werden.
Jedem Flip-Flop FF1 bis FFn ist dateneingangsseitig ein Multiplexer M1 bis Mn mit jeweils zwei Steuereingängen S1 und S2 und jeweils drei Dateneingängen zugeordnet. Abhängig von den logischen Potentialen an den Steuereingängen können die Dateneingänge des Multiplexers wahlweise an den Ausgang bzw. den Eingang des nachfolgenden Flip-Flops durchgeschaltet werden. Gemäß der Figur dient der untere Dateneingang der Multiplexer als Schiebeeingang zum Schieben von Daten, der mittlere Dateineingang als Schreibeingang zum Einschreiben von Daten und der obere Dateneingang als Speichereingang zur Speicherung von Daten.
Der Schiebeeingang des Multiplexers M1 liegt auf logischem Einspotential, während die Schiebeeingänge der anderen Multiplexer am Datenausgang des jeweils vorgeordneten, einer höheren dualen Wichtung entsprechenden Flip-Flops angeschlossen sind. Alle Schreibeingänge der Multiplexer sind gemeinsam mit dem Ausgang eines Komparators K verbunden, der in dem Analog-Digital-Umsetzer eingesetzt wird. Die Speichereingänge der jeweiligen Multiplexer sind mit den Datenausgängen Q der jeweils zugeordneten Flip-Flops verbunden, so daß bei durchgeschaltetem Speichereingang das logische Potential am Datenausgang des jeweiligen Flip-Flops wieder auf den Dateneingang des Flip-Flops geführt wird.
Die Steuerung der Multiplexer erfolgt im Ausführungsbeispiel gemäß der Figur mit Hilfe von logischen ODER-Gliedern Ol bis On, wobei jedem Flip-Flop mit Multiplexer genau ein ODER-Glied zugeordnet ist. Der Ausgang jedes ODER- Gliedes steuert jeweils den Steuereingang S1 des zugeordneten und den Steuereingang S2 des der nächsthöheren Wichtung zugeordneten Multiplexers, z.B. der Ausgang des Logikgliedes O2 den Steuereingang S2 des Multiplexers M1 und den Steuereingang S1 des Multiplexers M2. Der Ausgang des Logikgliedes O1 ist entsprechend, da kein höherwertiges Flip-Flop existiert, nur mit dem Steuereingang S1 des Multiplexers M1 verbunden. Die Eingänge der logischen ODER-Glieder O1 bis On sind jeweils mit dem Datenausgang Q des zugeordneten Flip-Flops und mit dem Ausgang des ODER-Gliedes verbunden, das dem nächstniedriger gewichtetem Flip-Flop zugeordnet ist. So ist ein Eingang des Gliedes O1 mit dem Datenausgang Q des Flip-Flops FF1 und der zweite Eingang des Gliedes O1 mit dem Ausgang des Gliede O2 verbunden.
Der Steuereingang S2 des Multiplexers Mn und der nicht mit dem Datenausgang Q des Flip-Flops FFn verbundene Eingang des ODER-Gliedes On liegen auf gleichem Potential, das entweder das logische Nullpotential sein kann oder das ein Potential sein kann, das vom Ausgang eines dem Approximations-Registers nachgeschalteten Status-Flip-Flops FFS gesteuert wird. Gemäß der Figur ist das Status-Flip-Flop FFS eingangsseitig mit dem Ausgang Q des Flip-Flops FFn für das niederwertigste Bit verbunden, wobei das Flip-Flop FFS wie im Ausführungsbeispiel als RS-Flip-Flop ausgeführt sein kann, das seinen Ausgangszustand nicht ändert, wenn der Setzeingang S nach einem logischen Einspotential wieder ein Nullpotential annimmt.
Zur Beschreibung der Funktionsweise des sukzessiven Approximations-Registers sei angenommen, daß sämtliche Flip-Flops zu Beginn der Konversionsphase rückgesetzt sind. Das bedeutet, daß sämtliche Ausgänge Q auf logischem Nullpotential liegen und daß alle Multiplexer entsprechend der logischen OO-Postion der Steuereingänge S1 und S2 den Schiebeeingang durchgeschaltet haben. Damit wird das lo- gische Einspotential am Schiebeeingang des Multiplexers M1 mit jedem Taktimpuls um eine Stelle bzw. um ein Flip-Flop weitergeschoben. Das Flip-Flop, in dem sich das durchgeschobene logische Einspotential befindet, schaltet über das zugeordnete logische ODER-Glied den Steuereingang S1 des zugeordneten Multiplexers auf Einspotential, so daß der Schreibeingang auf den Dateneingang des Flip-Flops durchgeschaltet wird und beim nächsten Takt das Ergebnis des Komparators K übernommen wird. Gleichzeitig befinden sich die Steuereingänge S1 und S2 der Multiplexer, die Flip-Flops mit höheren dualen Wertigkeiten zugeordnet sind, beide auf logischem Einspotential, so daß der Speichereingang des Multiplexers auf den Dateneingang des zugehörigen Flip-Flops durchgeschaltet ist und das Flip-Flop somit seinen Wert, der dem Wägeresultat des Analog-Digital-Umsetzers entspricht, bis zum Abschluß der Konversionsphase und gegebenenfalls länger speichert.
Allgemein gilt: Die logischen ODER-Glieder liegen ausgangsseitig dort auf logischem Einspotential, wo sich das durchgeschobene logische Einspotential des Multiplexers M1 gerade befindet oder befunden hat. Die Ausgänge der anderen ODER-Glieder liegen auf logischem Nullpotential.
Unter der Annahme, daß das Status-Flip-Flop FFS nicht vorgesehen ist, muß der Takt des erfindungsgemäßen sukzessiven Aproximations-Registers dann abgeschaltet werden, wenn das niederwertigste Flip-Flop FFn das Komparatorergebnis übernommen hat. Mit dem Status-Flip-Flop FFS dagegen wird dieses Flip-Flop von dem durchgeschobenen logischem Einspotential gesetzt und legt damit den Steuereingang S2 des Multiplexers Mn bzw. den Ausgang des Logikgliedes On unabhängig vom Wägeresultat des niederwertigsten Flip-Flops FFn auf logisches Einspotential, so daß auch dieses niederwertigste Flip-Flop FFn eingangsseitig mit dem Speichereingang des Multiplexers Mn verbunden ist.
Es liegt im Rahmen der Erfindung, daß die zur Steuerung der Multiplexer vorgesehenen Logikglieder auch aufwendiger ausgeführt werden können, wenn höhere Anforderungen an die Verarbeitungsgeschwindigkeit gestellt werden. Dabei kommen dann auch ODER-Glieder mit mehr als zwei Eingängen zum Einsatz. So ist es zum Beispiel möglich, daß ein Signal im ungüngstigsten Fall, statt wie im Ausführungsbeispiel alle ODER-Glieder, nur höchstens zwei ODER-Glieder sequentiell zu durchlaufen hat. Für eine derartige Carry-Look-Ahead-Schaltung sind allerdings in der Regel mehr Logikglieder erforderlich als im Ausführungsbeispiel.
Das erfindungsgemäße sukzessive Approximations-Register kann also mit einer Anzahl Speicherelemente, die der Anzahl der Bits entspricht, mit Hilfe der im integrierter MOS-Technik sehr einfach aufgebauten Multiplexer mit nur sehr wenigen Bauelementen die gestellten Aufgaben erfüllen, nämlich: Implementierung einer Ablaufsteuerung zur Bestimmung des gerade in der Durchführung befindlichen Konvertierungsschrittes, Verarbeiten des vom Analog-Teil bzw. Komparator gelieferten Resultats und Speicherung des Wägeresultats für den Rest der Konversion.
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