技术领域
[0001] 本
发明属于模数转换技术领域，具体涉及一种基于整数权重的非二进制逐次逼近型模数转换器。
背景技术
[0002] 逐次逼近型模数转换器(SAR ADC，successive approximation register Analog to Digital)是一种奈奎斯特型模数转换器，遵循非相干
采样定理，采用逐次逼近
算法，将模拟
信号转换为
数字信号。
分辨率可配置SAR ADC主要面向不同性能、不同
精度需求的应用场合，如移动通信技术、通用
信号处理系统等。由于逐次逼近型模数转换器的结构简单，功耗低等优点，而得到广泛的应用。
[0003] 传统的基于二进制阵列的SAR ADC的电容DAC阵列的电容值为2的幂次方，其高位的电容值较大、电容失配较严重，电容DAC阵列的建立时间较长，这些会导致其有效位数较低、转换速率较低，并且传统的SAR ADC分辨率不能灵活配置。
发明内容
[0004] 为了解决
现有技术中存在的上述问题，本发明提供了一种基于整数权重的非二进制逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：
[0005] 本发明
实施例提供了一种基于整数权重的非二进制逐次逼近型模数转换器，包括：栅压自举
开关、可配置电容DAC阵列、
电压比较器、异步时钟产生
电路、可配置逻辑控制电路、寄存器以及可配置译码器，其中，
[0006] 所述栅压自举开关用于对模拟输入电压进行采样得到采样信号；
[0007] 所述可配置电容DAC阵列采用非二进制电容阵列，连接所述栅压自举开关和所述可配置逻辑控制电路，根据RES分辨率配置信号进行电路重构形成重构电容DAC阵列，所述重构电容DAC阵列根据所述可配置逻辑控制电路产生的
控制信号对所述采样信号进行量化并在量化过程中引入冗余，得到量化电压；
[0008] 所述电压比较器连接所述可配置电容DAC阵列、所述异步时钟产生电路和所述可配置逻辑控制电路，用于根据所述异步时钟产生电路产生的异步比较器
时钟信号对所述量化电压进行比较，产生比较结果；
[0009] 所述异步时钟产生电路连接所述电压比较器，用于根据所述比较结果动态产生所述异步比较器时钟信号；
[0010] 所述可配置逻辑控制电路根据所述RES分辨率配置信号进行电路重构形成重构逻辑控制电路，所述重构逻辑控制电路用于根据所述比较结果产生所述控制信号；
[0011] 所述寄存器连接所述可配置逻辑控制电路，用于对所述控制信号进行存储并输出若干非二进制码；
[0012] 所述可配置译码器连接所述寄存器，根据所述RES分辨率配置信号进行电路重构形成重构译码器，所述重构译码器用于对所述非二进制码进行转换，得到二进制编码。
[0013] 在本发明的一个实施例中，所述可配置电容DAC阵列中电容的电容值均为正整数，且所述可配置电容DAC阵列的总电容权重之和大于等于相等分辨率下二进制电容DAC阵列的总权重之和。
[0014] 在本发明的一个实施例中，所述非二进制码的数量大于所述二进制编码的数量。
[0015] 在本发明的一个实施例中，所述可配置电容DAC阵列包括第一子电容阵列和第二子电容阵列，其中，所述第一子电容阵列连接在同相信号输入端和同相信号输出端之间，所述第二子电容阵列连接在反相信号输入端和反相信号输出端之间，且所述第一子电容阵列、所述第二子电容阵列均与所述可配置逻辑控制电路连接。
[0016] 在本发明的一个实施例中，所述第一子电容阵列包括：第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容、第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第一互补开关、第二互补开关、第三互补开关、第四互补开关、第五互补开关、第六互补开关、第七互补开关，其中，
[0017] 所述第一电容的上极板、所述第二电容的上极板、所述第三电容的上极板、所述第四电容的上极板、所述第五电容的上极板、所述第七电容的上极板、所述第八电容的上极板、所述第十电容的上极板、所述第十一电容的上极板、所述第十二电容的上极板、所述第十三电容的上极板、第十四电容的上极板、所述第十六电容的上极板、所述第十七电容的上极板、所述第五互补开关的输出端均连接同相信号输出端；
[0018] 所述第一互补开关、所述第六电容、所述第二互补开关依次串接在所述第七电容的下极板和所述同相信号输出端之间；所述第三互补开关、所述第十五电容、所述第四互补开关依次串接在所述同相信号输出端和所述第十六电容的下极板之间；
[0019] 所述第五互补开关的输入端连接所述第六互补开关的输出端、所述第九电容的上极板、所述第十八电容的上极板；所述第六互补开关的输入端连接同相信号输入端；
[0020] 所述第一电容的下极板、所述第二电容的下极板、所述第三电容的下极板、所述第四电容的下极板、所述第五电容的下极板、所述第七电容的下极板、所述第八电容的下极板、所述第九电容的下极板均输入所述控制信号；
[0021] 所述第十一电容的下极板、所述第十二电容的下极板、所述第十三电容的下极板、所述第十四电容的下极板、所述第十六电容的下极板、所述第十七电容的下极板、所述第十八电容的下极板均输入所述控制信号；所述第十电容的下极板连接接地端；
[0022] 所述第七互补开关的输入端连接所述第六互补开关的输入端，所述第七互补开关的输出端连接所述第五互补开关的输出端；
[0023] 所述第一互补开关、所述第二互补开关、所述第三互补开关、所述第四互补开关、所述第五互补开关、第所述六互补开关的NMOS栅极均输入同相分辨率配置信号，所述第一互补开关、所述第二互补开关、所述第三互补开关、所述第四互补开关、所述第五互补开关、第所述六互补开关的PMOS栅极均输入反相分辨率配置信号；所述第七互补开关的NMOS栅极输入所述反相分辨率配置信号，所述第七互补开关的PMOS栅极输入所述同相分辨率配置信号。
[0024] 在本发明的一个实施例中，所述第一电容、所述第二电容、所述第三电容、所述第四电容、所述第五电容、所述第六电容、所述第七电容、所述第八电容、所述第九电容的电容值依次为C、C、2C、4C、5C、6C、6C、13C、26C；
[0025] 所述第十电容、所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容、所述第十七电容、所述第十八电容的电容值依次为C、C、2C、4C、5C、6C、6C、13C、26C。
[0026] 在本发明的一个实施例中，所述可配置逻辑控制电路包括：第八互补开关、第九互补开关、第一逻辑控制单元、第二逻辑控制单元、第三逻辑控制单元、第四逻辑控制单元、第五逻辑控制单元、第六逻辑控制单元、第七逻辑控制单元、第八逻辑控制单元、第九逻辑控制单元；其中，
[0027] 所述第一逻辑控制单元、所述第二逻辑控制单元、所述第三逻辑控制单元、所述第四逻辑控制单元、所述第五逻辑控制单元、所述第六逻辑控制单元、所述第七逻辑控制单元、所述第八逻辑控制单元、所述第九逻辑控制单元依次
串联且均输入所述电压比较器的比较结果和采样时钟信号；
[0028] 所述第一逻辑控制单元输出所述控制信号和寄存器时钟信号，所述第二逻辑控制单元、所述第三逻辑控制单元、所述第四逻辑控制单元、所述第五逻辑控制单元、所述第六逻辑控制单元、所述第七逻辑控制单元、所述第八逻辑控制单元、所述第九逻辑控制单元均输出所述控制信号；
[0029] 所述第八互补开关的输入端连接电压源，输出端连接所述第九逻辑控制单元的使能信号输入端，NMOS栅极输入所述同相分辨率配置信号，PMOS栅极输入所述反相分辨率配置信号；
[0030] 所述第九互补开关的输出端连接所述第八逻辑控制单元的使能信号输入端，输入端连接电压源，NMOS栅极输入所述反相分辨率配置信号，PMOS栅极输入所述同相分辨率配置信号。
[0031] 在本发明的一个实施例中，所述可配置译码器包括：第十互补开关、第十一互补开关、第一译码器、第二译码器，其中，
[0032] 所述第十互补开关的输出端、所述第十一互补开关的输入端均连接所述寄存器的输出端；
[0033] 所述第十互补开关的输出端连接所述第一译码器；
[0034] 所述第十一互补开关的输出端连接所述第二译码器；
[0035] 所述第一译码器和所述第二译码器均输出所述二进制编码。
[0036] 在本发明的一个实施例中，所述第一译码器包括：第一全加器、第二全加器、第三全加器、第四全加器、第五全加器，其中，
[0037] 所述第一全加器、所述第二全加器、所述第三全加器、所述第四全加器、所述第五全加器依次串联，且所述第三全加器的进位端连接至所述第五全加器的输入端；
[0038] 所述第一全加器、所述第四全加器和所述第五全加器均输入所述第一非二进制码，所述第二全加器和所述第三全加器均输入所述第二非二进制码，所述第一全加器、所述第三全加器均输入第三非二进制码，所述第四全加器输入第四非二进制码，所述第二全加器输入第五非二进制码，所述第一全加器输入第六非二进制码；
[0039] 所述第一全加器输出第五二进制编码，所述第二全加器输出第四二进制编码，所述第四全加器输出第三二进制编码，所述第五全加器输出第二二进制编码和第一二进制编码；
[0040] 所述第一译码器将第八非二进制码直接转换为第七二进制编码，将第七非二进制码直接转换为第六二进制编码。
[0041] 在本发明的一个实施例中，所述第二译码器包括：第六全加器、第七全加器、第八全加器、第九全加器、第十全加器、第十一全加器、第十二全加器，其中，
[0042] 所述第六全加器、所述第七全加器、所述第八全加器、所述第九全加器、所述第十全加器、所述第十一全加器、所述第十二全加器依次串联，且所述第八全加器的进位端连接所述第十全加器的输入端，所述第十全加器的进位端连接所述第十二全加器的输入端；
[0043] 所述第七全加器、所述第十一全加器、所述第十二全加器输入所述第一非二进制码，所述第六全加器、所述第八全加器、所述第十全加器输入所述第二非二进制码，所述第八全加器、所述第十一全加器输入所述第三非二进制码，所述第九全加器、所述第六全加器输入所述第四非二进制码，所述第九全加器输入所述第五非二进制码，所述第七全加器输入所述第六非二进制码，所述第六全加器输入所述第七非二进制码；
[0044] 所述第六全加器输出所述第六二进制编码，所述第七全加器输出所述第五二进制编码，所述第九全加器输出所述第四二进制编码，所述第十一全加器输出所述第三二进制编码，所述第十二全加器输出所述第二二进制编码和所述第一二进制编码；
[0045] 所述第二译码器将第九非二进制码直接转换为第八二进制编码，将所述第八非二进制码直接转换为所述第七二进制编码。
[0046] 与现有技术相比，本发明的有益效果：
[0047] 本发明的模数转换器的可配置电容DAC阵列、可配置逻辑控制电路和可配置译码器可在RES分辨率配置信号的控制下进行电路重构，以满足相应分辨率下的电路要求，实现分辨率的灵活配置；同时，采用非二进制电容DAC阵列，在量化过程中引入冗余，可对量化过程中的误差进行校准，同时减少整体量化时间，从而提高量化速度和精度，因此提高了模数转换器的转换速率和有效位数。
[0048] 以下将结合
附图及实施例对本发明做进一步详细说明。
附图说明
[0049] 图1为本发明实施例提供的一种基于整数权重的非二进制逐次逼近型模数转换器的结构示意图；
[0050] 图2为本发明实施例提供的一种可配置电容DAC阵列的电路结构图；
[0051] 图3为本发明实施例提供的一种异步时钟产生电路的结构示意图；
[0052] 图4为本发明实施例提供的一种可配置逻辑控制电路的结构示意图；
[0053] 图5为本发明实施例提供的一种逻辑控制单元的结构示意图；
[0054] 图6为本发明实施例提供的一种寄存器的结构示意图；
[0055] 图7为本发明实施例提供的一种可配置译码器的结构示意图；
[0056] 图8为本发明实施例通过的一种第一译码器的结构示意图；
[0057] 图9为本发明实施例通过的一种第二译码器的结构示意图；
[0058] 图10为本发明实施例提供的一种第一译码器将非二进制码转换为二进制编码的计算过程示意图；
[0059] 图11为本发明实施例提供的一种第二译码器将非二进制码转换为二进制编码的计算过程示意图。
具体实施方式
[0060] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
[0061] 实施例一
[0062] 请参见图1，图1为本发明实施例提供的一种基于整数权重的非二进制逐次逼近型模数转换器的结构示意图。该模数转换器包括：栅压自举开关1、可配置电容DAC阵列2、电压比较器3、异步时钟产生电路4、可配置逻辑控制电路5、寄存器6以及可配置译码器7。
[0063] 其中，栅压自举开关1连接
模拟信号输入端，对模拟输入电压进行采样，得到采样信号。可配置电容DAC阵列2采用非二进制电容阵列，连接栅压自举开关1、电压比较器3和可配置逻辑控制电路5；可配置电容DAC阵列2根据RES分辨率配置信号进行电路重构形成重构电容DAC阵列，重构电容DAC阵列接收栅压自举开关1产生的采样信号和可配置逻辑控制电路5产生的控制信号，并在控制信号的控制下对采样信号进行量化，进行相应电容置位，在量化过程中引入冗余，进而得到量化电压，实现非二进制逐次逼近过程。电压比较器3连接可配置电容DAC阵列2、异步时钟产生电路4和可配置逻辑控制电路5，接收可配置电容DAC阵列2产生的量化电压和异步时钟产生电路4产生的异步比较器时钟信号，并根据比较器时钟信号对量化电压进行比较，产生并输出比较结果，该比较结果为非二进制码。异步时钟产生电路4连接电压比较器3，接收电压比较器3产生的比较结果，并根据比较结果动态产生异步比较器时钟信号。可配置逻辑控制电路5连接电压比较器3、寄存器6和可配置电容DAC阵列2，接收RES分辨率配置信号并进行电路重构，形成重构逻辑控制电路，重构逻辑控制电路接收电压比较器3产生的比较结果，并根据比较电压产生可配置电容DAC阵列2的控制信号，产生的控制信号输出至可配置电容DAC阵列2用于调整每次待比较的量化电压的幅值，实现逐次逼近过程。寄存器6连接可配置逻辑控制电路5，用于对控制信号进行存储并输出若干非二进制码。可配置译码器7连接寄存器6，根据RES分辨率配置信号进行电路重构形成重构译码器，重构译码器接收并转换寄存器6输出的若干非二进制码，最终输出二进制编码。
[0064] 具体的，该模数转换器通过可配置电容DAC阵列2、可配置逻辑控制电路5和可配置译码器7的重构，可以实现7bit、8bit、9bit或者更高分辨率的要求；在每一种分辨率下，其电容DAC阵列、逻辑控制电路和译码器的结构均是相互一一对应的。
[0065] 进一步的，在满足相应分辨率要求的
基础上，该模数转换器还需满足以下条件：①可配置电容DAC阵列2中电容的电容值均为正整数；②可配置电容DAC阵列2的总权重之和大于等于相等分辨率下二进制电容DAC阵列的总权重之和；③寄存器6输出的非二进制码的数量大于可配置译码器7输出的二进制编码的数量(1bit/cycle)，即：非二进制量化次数大于二进制量化次数。通过上述条件，该模数转换器实现了不同分辨率下非二进制转换的要求。
[0066] 上述模数转换器采用可配置电容DAC阵列2、可配置逻辑控制电路5和可配置译码器7，三者均可在RES分辨率配置信号的控制下进行电路重构，以满足相应分辨率下的电路要求，实现分辨率的灵活配置；同时，可配置电容DAC阵列2采用非二进制电容阵列，非二进制电容阵列在对采样信号进行量化过程中引入冗余，从而对量化过程中的误差进行校准，而且可以减少整体量化时间，从而提高量化速度和精度，即：提高模数转换器的转换速率和有效位数。
[0067] 实施例二
[0068] 在实施例一的基础上，本实施例对7/8bit模式下模数转换器的电路结构进行具体说明。
[0069] 请参见图2，图2为本发明实施例提供的一种可配置电容DAC阵列的电路结构图。该可配置电容DAC阵列可以实现7/8bit的可配置。该可配置电容DAC阵列包括第一子电容阵列21和第二子电容阵列22，其中，第一子电容阵列21连接在同相信号输入端VIP和同相信号输出端VXP之间，第二子电容阵列22连接在反相信号输入端VIN和反相信号输出端VXN之间，且第一子电容阵列21、第二子电容阵列22均与可配置逻辑控制电路5连接。
[0070] 具体的，第一子电容阵列21采用基于整数权重的非二进制子电容阵列，对输入电压的正端进行采样。第一子电容阵列21包括第一电容CA1、第二电容CA2、第三电容CA3、第四电容CA4、第五电容CA5、第六电容CA6、第七电容CA7、第八电容CA8、第九电容CA9、第十电容CB1、第十一电容CB2、第十二电容CB3、第十三电容CB4、第十四电容CB5、第十五电容CB6、第十六电容CB7、第十七电容CB8、第十八电容CB9、第一互补开关K11、第二互补开关K12、第三互补开关K13、第四互补开关K14、第五互补开关K15、第六互补开关K16、第七互补开关K17。
[0071] 其中，电容CA1、CA2、CA3、CA4、CA5、CA7、CA8的上极板、第五互补开关K15的输出端均连接同相信号输出端VXP；第一互补开关K11的输入端连接第七电容CA7的下极板，第一互补开关K11的输出端连接第六电容CA6的下极板，第六电容CA6的上极板连接第二互补开关K12的输入端，第二互补开关K12的输出端连接信号同相输出端VXP；第五互补开关K15的输入端连接第六互补开关K16的输出端、第九电容CA9的上极板；第六互补开关K16的输入端连接信号同相输入端VIP；电容CA1、CA2、CA3、CA4、CA5、CA7、CA8、CA9的下极板均连接控制信号输入端以输入可配置逻辑控制电路5输出的控制信号；具体的，电容CA1、CA2、CA3、CA4、CA5、CA7、CA8、CA9的下极板对应连接第一控制信号输入端2A、第二控制信号输入端3A、第三控制信号输入端4A、第四控制信号输入端5A、第五控制信号输入端6A、第六控制信号输入端7A、第七控制信号输入端8A、第八控制信号输入端9A，一一对应输入控制信号B2A、B3A、B4A、B5A、B6A、B7A、B8A、B9A；即第一电容CA1的下极板连接第一控制信号输入端2A，输入控制信号B2A；第二电容CA2的下极板连接第二控制信号输入端3A，输入控制信号B3A；第三电容CA3的下极板连接第三控制信号输入端4A，输入控制信号B4A，以此类推。
[0072] 电容CB1、CB2、CB3、CB4、CB5、CB7、CB8的上极板均连接同相信号输出端VXP；第四互补开关K14的输入端连接第十六电容CB7的下极板，第四互补开关K14的输出端连接第十五电容CB6的下极板，第十五电容CB6的上极板连接第三互补开关K13的输入端，第三互补开关K13的输出端连接同相信号输出端VXP；第十八电容CB9的上极板连接第五互补开关K15的输入端和第六互补开关K16的输出端；电容CB2、CB3、CB4、CB5、CB7、CB8、CB9的下极板均连接控制信号输入端以输入可配置逻辑控制电路5输出的控制信号；具体的，电容CB2、CB3、CB4、CB5、CB7、CB8、CB9的下极板依次对应连接第九控制信号输入端3B、第十控制信号输入端4B、第十一控制信号输入端5B、第十二控制信号输入端6B、第十三控制信号输入端7B、第十四控制信号输入端8B、第十五控制信号输入端9B，一一对应输入控制信号B3B、B4B、B5B、B6B、B7B、B8B、B9B；即第十一电容CB2的下极板连接第九控制信号输入端3B，输入控制信号B3B；第十二电容CB3的下极板连接第十控制信号输入端4B，输入控制信号B4B；以此类推；第十电容CB1的下极板连接接地端GND。第七互补开关K17的输入端连接第六互补开关K16的输入端，第七互补开关K17的输出端连接第五互补开关K15的输出端。
[0073] 本发明实施例中的互补开关由1个NMOS和1个PMOS形成。互补开关K11、K12、K13、K14、K15、K16的NMOS栅极均输入同相分辨率配置信号RES，互补开关K11、K12、K13、K14、K15、K16的PMOS栅极均输入反相分辨率配置信号RESN；第七互补开关K17的NMOS栅极输入反相分辨率配置信号RESN，第七互补开关K17的PMOS栅极输入同相分辨率配置信号RES。
[0074] 具体的，电容CA1、CA2、CA3、CA4、CA5、CA6、CA7、CA8、CA9的电容值依次为C、C、2C、4C、5C、6C、6C、13C、26C；电容CB1、CB2、CB3、CB4、CB5、CB6、CB7、CB8、CB9的电容值依次为C、C、
2C、4C、5C、6C、6C、13C、26C。
[0075] 第二子电容阵列22采用与第一子电容阵列21结构相同的非二进制子电容阵列，连接在反相信号输入端VIN和反相信号输出端VXN之间，对输入电压的负端进行采样。第二子电容阵列22包括电容CC1、电容CC2、电容CC3、电容CC4、电容CC5、电容CC6、电容CC7、电容CC8、电容CC9、电容CD1、电容CD2、电容CD3、电容CD4、电容CD5、电容CD6、电容CD7、电容CD8、电容CD9、互补开关K21、互补开关K22、互补开关K23、互补开关K24、互补开关K25、互补开关K26、互补开关K27。
[0076] 第二子电容阵列22中，电容CC1、CC2、CC3、CC4、CC5、CC7、CC8、CC9的下极板对应连接控制信号输入端2C、3C、4C、5C、6C、7C、8C、9C，一一对应输入控制信号B2C、B3C、B4C、B5C、B6C、B7C、B8C、B9C；电容CD2、CD3、CD4、CD5、CD7、CD8、CD9的下极板对应连接控制信号输入端2D、3D、4D、5D、6D、7D、8D、9D，一一对应输入控制信号B3D、B4D、B5D、B6D、B7D、B8D、B9D。
[0077] 该可配置电容DAC阵列2采用终端电容复用技术的分裂电容开关时序，在RES分辨率配置信号的作用下对电路进行重构的过程为：当RES为高电平时，电路工作在8bit模式，互补开关K11、K12、K13、K14、K15、K16、K21、K22、K23、K24、K25、K26开启导通，K17、K27关闭阻塞，所有电容均处于工作状态。当RES为低电平时，电路工作在7bit模式，此时第七互补开关K17、K27开启导通，K11、K12、K13、K14、K15、K16、K21、K22、K23、K24、K25、K26关闭阻塞，最高位电容(电容值为26C)即电容CA9、CB9、CC9、CD9和电容CA6、CB6、CC6、CD6(电容值为6C)被隔离出电容DAC阵列，不参与模数转换过程。通过重构，该可配置电容DAC阵列2满足了相应分辨率下的电路要求。重构后的电容DAC阵列分别对
输入信号同相端和反相端进行采样，并在逻辑控制电路控制下完成后续操作。
[0078] 进一步的，请参见表1和表2，表1为本发明实施例中7bit模式下可配置电容DAC阵列2的电容权重p及冗余量q表，表2为8bit模式下可配置电容DAC阵列2的电容权重p及冗余量q表。
[0079]k 权重p 冗余量q/LSB
1 64 12
2 26 14
3 12 6
4 10 0
5 8 0
6 4 0
7 2 0
8 1 0
[0080] 表1
[0081]k 权重 冗余量/LSB
1 128 24
2 52 24
3 26 2
4 24 6
5 10 0
6 8 0
7 4 0
8 2 0
9 1 0
[0082] 表2
[0083] 表1和表2中，电容权重p可根据可配置电容DAC阵列2的电容值和电容开关时序而得到，进而由电容权重p得到冗余量q：
[0084]
[0085] 式(1)中，M为非二进制量化次数(即非二进制码数量)，K为量化次序，p为电容权重，q为冗余量。
[0086] 本发明实施例中，可配置电容DAC阵列2为非二进制电容阵列，其电容值为sub-2的幂次方(最终被设计近似为整数)，所有电容的权重均为整数，这样可以减少高位的电容值和电容失配，使得电容DAC阵列非完全建立，量化周期虽然会有所增加，但减少了电容DAC阵列的建立时间，减少整体量化时间，从而增加整体SAR ADC的量化速度，提高模数转换器的转换速率。
[0087] 进一步地，该可配置电容DAC阵列2的总电容权重之和大于等于相等分辨率下二进制电容DAC阵列的总电容权重之和，以满足逐次逼近型模数转化器的量化要求。
[0088] 请参见图3，图3为本发明实施例提供的一种异步时钟产生电路的结构示意图。该异步时钟产生电路由两个或非
门和一个与非门形成。其中，电压比较器3输出的同相比较结果CMPP、反向比较结果CMPN接第一个或非门，第一个或非门的输出接与非门一端，采样时钟反向信号CKSN接与非门另一端，与非门输出接第二个或非门一端，采样时钟信号CKS接第二个或非门另一端，第二个或非门产生并输出异步比较器时钟信号CKC。
[0089] 请参见图4，图4为本发明实施例提供的一种可配置逻辑控制电路的结构示意图。该可配置逻辑控制电路5包括：第八互补开关K51、第九互补开关K52、第一逻辑控制单元Logic Unit1、第二逻辑控制单元Logic Unit2、第三逻辑控制单元Logic Unit3、第四逻辑控制单元Logic Unit4、第五逻辑控制单元Logic Unit5、第六逻辑控制单元Logic Unit6、第七逻辑控制单元Logic Unit7、第八逻辑控制单元Logic Unit8、第九逻辑控制单元Logic Unit9。
[0090] 逻辑控制单元Logic Unit1、Logic Unit2、…Logic Unit9依次串联；具体的，第九逻辑控制单元Logic Unit9的使能信号输出端连接第八逻辑控制单元Logic Unit8的使能信号输入端，即第九逻辑控制单元Logic Unit9输出的使能信号C9输入至第八逻辑控制单元Logic Unit8中，以使得第八逻辑控制单元Logic Unit8产生并输出控制信号和使能信号C8；第八逻辑控制单元Logic Unit8的使能信号输出端连接第七逻辑控制单元Logic Unit7的使能信号输入端；第七逻辑控制单元Logic Unit7的使能信号输出端连接第六逻辑控制单元Logic Unit6的使能信号输入端，依此类推。
[0091] 逻辑控制单元Logic Unit1、Logic Unit2、…Logic Unit9均输入电压比较器3输出的比较结果CMPP/CMPN和采样时钟信号CKS。第一逻辑控制单元Logic Unint1输出控制信号B1A和寄存器时钟信号CI_LAST；逻辑控制单元Logic Unit2、Logic Unit3、Logic Unit4、Logic Unit5、Logic Unit6、Logic Unit7、Logic Unit8、Logic Unit9均输出所述控制信号；具体的，逻辑控制单元Logic Unit2、Logic Unit3、Logic Unit4、Logic Unit5、Logic Unit6、Logic Unit7、Logic Unit8、Logic Unit9一一对应输出控制信号B2A/B2C(图4中用B2A/C表示)、B3A/B3B/B3C/B3D(图4中用B3A/B/C/D表示，下同)、B4A/B4B/B4C/B4D、B5A/B5B/B5C/B5D、B6A/B6B/B6C/B6D、B7A/B7B/B7C/B7D、B8A/B8B/B8C/B8D、B9A/B9B/B9C/B9D，即第二逻辑控制单元Logic Unit2输出控制信号B2A、B2C，第三逻辑控制单元Logic Unit3输出控制信号B3A、B3B、B3C、B3D，第四逻辑控制单元Logic Unit4输出控制信号B4A、B4B、B4C、B4D，以此类推。
[0092] 第八互补开关K51的输入端连接电压源VDD，输出端连接第九逻辑控制单元Logic Unit9的输入端，NMOS栅极输入同相分辨率配置信号RES，PMOS栅极输入反相分辨率配置信号RESN；第九互补开关K52的输出端连接第八逻辑控制单元Logic Unit8的输入端，输入端连接电压源VDD，NMOS栅极输入反相分辨率配置信号RESN，PMOS栅极输入同相分辨率配置信号RES。
[0093] 该可配置逻辑控制电路5实现电路重构的过程为：在RES信号为高电平时，第八互补开关K51开启、第九互补开关K52关闭，使电路工作在8bit模式；当RES信号为低电平时，第九互补开关K52开启、第八互补开关K51关闭，使电路工作在7bit模式。通过电路重构，可配置逻辑控制电路5可以满足相应分辨率模式下的电路要求。
[0094] 进一步的，以8bit模式为例，第八互补开关K51开启后，第九逻辑控制单元Logic Unit9在采样时钟信号CKS的控制下，根据电压比较器3的比较结果CMPP/CMPN产生控制信号B9A/B9B/B9C/B9D和逻辑控制单元使能信号C9，控制信号B9A/B9B/B9C/B9D输入至可配置电容DAC阵列2，调整每次待比较的量化电压的幅值，使能信号C9输入至第八逻辑控制单元Logic Unit8以控制Logic Unit8工作；Logic Unit8根据比较结果CMPP/CMPN产生控制信号B8A/B8B/B8C/B8D和逻辑控制单元使能信号C8，控制信号B8A/B8B/B8C/B8D输入至可配置电容DAC阵列2，逻辑控制单元使能信号C8输入至第七逻辑控制单元Logic Unit7以控制Logic Unit7工作。
[0095] 请参见图5，图5为本发明实施例提供的一种逻辑控制单元的结构示意图。图4中，9个逻辑控制单元的结构均相同，其每个逻辑控制单元均包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第一
反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7和第八反相器INV8。其中，[0096] 第一MOS管M1的源极、第二MOS管M2的源极、第九MOS管M9的源极、第十MOS管M10的源极、第十二MOS管M12、第十五MOS管M15的源极、第十六MOS管M16的源极、第十九MOS管M19的源极、第二十MOS管M20的源极均连接电压源VDD；第七MOS管M7的源极、第八MOS管M8的源极、第十一MOS管M11的源极、第十四MOS管M14的源极、第十八MOS管M18的源极均连接接地端GND；第一MOS管M1的栅极与第二MOS管M2的栅极、第一反相器INV1的输出端连接，第一反相器INV1的输入端输入采样时钟信号CKS。
[0097] 第一MOS管M1的漏极与第三MOS管M3的漏极、第九MOS管M9的栅极、第十九MOS管M19的漏极、第二十MOS管M20的栅极、第五反相器INV5的输入端连接；第五反相器INV5的输出端与第六反相器INV6的输入端连接，且第五反相器INV5的输出端输出控制信号，具体的，第五反相器INV5输出控制信号BID，其中，I＝3、4、…9；第六反相器INV6的输出端输出控制信号，具体的，第六反相器INV6输出控制信号BIA，其中，I＝1、2、…9。
[0098] 第二MOS管M2的漏极与第四MOS管M4的漏极、第十MOS管M10的栅极、第一MOS管M19的栅极、第二十MOS管M20的漏极、第七反相器INV7的输入端连接；第七反相器INV7的输出端与第八反相器INV8的输入端，且第七反相器INV7的输出端输出控制信号，具体的，第七反相器INV7输出控制信号BIB，其中，I＝3、4、…9；第八反相器INV8的输出端输出控制信号，具体的，第八反相器INV8输出控制信号BIC，其中，I＝2、3、…9。
[0099] 需要说明的是，第五反相器INV5输出控制信号BID、第六反相器INV6输出控制信号BIA、第七反相器INV7输出控制信号BIB、第八反相器INV8输出控制信号BIC中的I是针对每个逻辑控制单元来讲的，例如：对于第九逻辑控制单元Logic Unit9，第五反相器INV5输出控制信号B9D，对于第八逻辑控制单元Logic Unit8，第五反相器INV5输出控制信号B8D，依此类推。
[0100] 第三MOS管M3的栅极连接第四MOS管M4的栅极且输入第一逻辑控制单元使能信号CI+1，其中，I＝0、1、2、3、4、5、6、7、8，第三MOS管M3的源极连接第五MOS管M5的漏极，第五MOS管M5的栅极连接第二反相器INV2的输出端，第二反相器INV2的输入端电压比较器3的同相比较结果CMPP。
[0101] 第五MOS管M5的源极连接第七MOS管M7的漏极，第七MOS管M7的栅极连接第八MOS管M8的栅极、第四反相器INV4的输出端、第十二MOS管M12的栅极、第十四MOS管M14的栅极。
[0102] 第八MOS管M8的漏极连接第六MOS管M6的源极，第六MOS管M6的漏极连接第四MOS管M4的源极，第六MOS管M6的栅极连接第三反相器INV3的输出端，第三反相器INV3的输入端输入电压比较器3的反相比较结果CMPN。
[0103] 第九MOS管M9的漏极连接第十MOS管M10的漏极、第四反相器INV4的输入端、第十一MOS管M11的漏极，第十一MOS管M11的栅极输入采样时钟信号CKS。
[0104] 第十二MOS管M12的漏极连接第十三MOS管M13的源极，第十三MOS管M13的栅极连接第十五MOS管M15的漏极、第十六MOS管M16的漏极、第十七MOS管M17的漏极，第十三MOS管M13的漏极与第十四MOS管M14的漏极连接且输出第二逻辑控制单元使能信号CI，其中，I＝2、3、4、5、6、7、8、9。
[0105] 上述第一逻辑控制单元使能信号CI+1、第二逻辑控制单元使能信号CI是指，对于某一逻辑控制单元，其使能信号输入端输入CI+1，其使能信号输出端输出CI。例如，对于第三逻辑控制单元Logic Unit3，其使能信号输入端输入使能信号C4，使能信号输出端输出使能信号C3。
[0106] 第十五MOS管M15的栅极输入电压比较器3的同相比较结果CMPP，第十六MOS管M16的栅极输入电压比较器3的反相比较结果CMPN，第十七MOS管M17的栅极输入电压比较器3的同相比较结果CMPP，第十七MOS管M17的源极连接第十八MOS管M18的漏极，第十八MOS管M18的栅极输入电压比较器3的反相比较结果CMPN。
[0107] 上述逻辑控制单元中，CMPP、CMPN分别为电压比较器3的同相比较结果和反相比较结果，CKS为采样时钟信号，CKSN为采样时钟信号的反相信号，CI+1为上一位逻辑控制单元的使能
输出信号，CI为下一位逻辑控制单元的使能输入信号，并且只有逻辑控制单元的使能信号为高电平时，该位单元才处于存储控制的工作状态。BIA、BIB、BIC、BID为可配置电容DAC阵列2对应的位电容下极板的控制信号输入，例如B9A输入至第九电容CA9。在采样阶段，BI和BIN被充电至VDD；当一个比较周期结束后，电压比较器3的比较结果CMPP或CMPN有一端发生电平变化，将BI或BIN下拉至地电位。当BI或BIN有一个为低电位时，CIN被下拉至地电位，将当前放电通路关断，比较器输出结果被
锁存在BI和BIN，并且产生控制开关电容阵列的信号BIA、BIB、BIC、BID。
[0108] 请参见图6，图6为本发明实施例提供的一种寄存器的结构示意图。该寄存器由9个D触发器DFF并联构成，D触发器可采用TSPC真单相结构实现。每个D触发器DFF输入信号为上级可配置逻辑控制电路5的BIA(I＝1、2、…9)和寄存器时钟信号CI_LAST，输出非二进制码BI给可配置译码器7。
[0109] 请参见图7，图7为本发明实施例提供的一种可配置译码器的结构示意图。
[0110] 该可配置译码器7包括：第十互补开关K71、第十一互补开关K72、第一译码器71、第二译码器72。其中，第十互补开关K71的输入端、第十一互补开关K72的输入端均连接寄存器6的输出端；第十互补开关K71的输出端连接第一译码器71；第十一互补开关K72的输出端连接第二译码器72；第一译码器71和第二译码器72均输出二进制编码，具体的，本实施例中第一译码器71输出7bit模式下的二进制编码D1、D2、…D7；第二译码器72输出8bit模式下的二进制编码D1、D2、…D8。
[0111] 请参见图8，图8为本发明实施例通过的一种第一译码器的结构示意图。第一译码器71工作在7bit模式下，包括：第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5。其中，第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5依次串联，且第三全加器FA3的进位端连接至第五全加器FA5的输入端。具体的，全加器FA1、FA2、FA3、FA4、FA5依次串联是指，第一全加器FA1的进位端连接第二全加器FA2的输入端，第二全加器FA2的进位端连接第三全加器FA3的输入端，第三全加器FA3的输出端连接第四全加器FA4输入端，第四全加器FA4的进位端连接第五全加器FA5的输入端。
[0112] 第一全加器FA1、第四全加器FA4和第五全加器FA5均输入第一非二进制码B1，[0113] 第二全加器FA2和第三全加器FA3均输入第二非二进制码B2，第一全加器FA1、第三全加器FA3均输入第三非二进制码B3，第四全加器FA4输入第四非二进制码B4，第二全加器FA2输入第五非二进制码B5，第一全加器FA1输入第六非二进制码B6；第一全加器FA1输出第五二进制编码D5，第二全加器FA2输出第四二进制编码D4，第四全加器FA4输出第三二进制编码D3，第五全加器FA5输出第二二进制编码D2和第一二进制编码D1，D6←B7是指第一译码器71直接将第七非二进制码B7直接转换为第六二进制编码D6，D7←B8是指第一译码器71直接将第八非二进制码B8直接转换为第七二进制编码D7。
[0114] 具体的，请参见图9，图9为本发明实施例通过的一种第二译码器的结构示意图。第二译码器72工作在8bit模式下，包括：第六全加器FA6、第七全加器FA7、第八全加器FA8、第九全加器FA9、第十全加器FA10、第十一全加器FA11、第十二全加器FA12。其中，第六全加器FA6、第七全加器FA7、第八全加器FA8、第九全加器FA9、第十全加器FA10、第十一全加器FA11、第十二全加器FA12依次串联，且第八全加器FA8的进位端连接第十全加器FA10的输入端，第十全加器FA10的进位端连接第十二全加器FA12的输入端。具体的，全加器FA6、FA7、FA8、FA9、FA10、FA11、FA12依次串联是指，第六全加器FA6的进位端连接第七全加器FA7的输入端，第七全加器FA7的进位端连接第八全加器FA8的输入端，第八全加器FA8的输出端连接第九全加器FA9的输入端，第九全加器FA9的进位端连接第十全加器FA10的输入端，第十全加器FA10的输出端连接第十一全加器FA11的输入端，第十一全加器FA11的进位端连接第十二全加器FA12的输入端。
[0115] 第七全加器FA7、第十一全加器FA11、第十二全加器FA12输入第一非二进制码B1，第六全加器FA6、第八全加器FA8、第十全加器FA10输入第二非二进制码B2，
[0116] 第八全加器FA8、第十一全加器FA11输入第三非二进制码B3，第九全加器FA9、第六全加器FA6输入第四非二进制码B4，第九全加器FA9输入第五非二进制码B5，第七全加器FA7输入第六非二进制码B6，第六全加器FA6输入第七非二进制码B7；第六全加器FA6输出第六二进制编码D6，第七全加器FA7输出第五二进制编码D5，第九全加器FA9输出第四二进制编码D4，第十一全加器FA11输出第三二进制编码D3，第十二全加器FA12输出第二二进制编码D2和第一二进制编码D1，D7←B8是指第二译码器72直接将第八非二进制码B8直接转换为第七二进制编码D7，D8←B9是指第二译码器72直接将第九非二进制码B9直接转换为第八二进制编码D8。
[0117] 进一步的，请参见图10和图11，图10为本发明实施例提供的一种第一译码器将非二进制码转换为二进制编码的计算过程示意图，图11为本发明实施例提供的一种第二译码器将非二进制码转换为二进制编码的计算过程示意图。本实施例中，第一译码器71和第二译码器72根据非二进制电容权重与二进制权重转换的关系，通过权重相等来实现译码转换，将非二进制码转换为二进制编码的具体计算公式如公式(2)所示：
[0118]
[0119] 其中，M为非二进制量化次数(即非二进制码数量，1bit/cycle)，N为量化精度(即二进制编码数量，1bit/cycle)，Bk为非二进制码，Di为最终输出的二进制数字编码。
[0120] 由于可配置电容DAC阵列2引入了冗余，需要用M位非二进制码来量化N位二进制编码(M>N)，因此，在8bit模式下，M＝9，N＝8；在7bit模式下，M＝8，N＝7；从而对量化过程中的误差进行校准，提高模数转换器的有效位数。
[0121] 本实施例的模数转换器在RES分辨率配置信号的控制下，结合开关对管，对逐次逼近型模数转换器进行电路重构，以满足对应分辨率模式下的电路要求。在不同分辨率模式下，用于将模拟输入电压信号转换为相应分辨率的数字编码，并且相比于传统的二进制量化算法，采用基于整数权重的非二进制量化算法，该模数转换器采用基于整数权重的非二进制分辨率可配置的电容DAC阵列，引入冗余，提高量化速度和精度。因此，本发明实施例的逐次逼近型模数转换器，解决了传统基于二进制搜索算法的逐次逼近型模数转换器有效位数较低、转换速率较低和分辨率不能灵活配置的问题。
[0122] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
