技术领域
[0001] 本
发明属于数字通信技术领域，涉及一种QPSK基带恢复系统，具体涉及一种抗大频偏的QPSK基带恢复系统，可用于QPSK调制解调系统中。技术背景
[0002] 数字通信技术已经成为当代通信技术的主流，而在数字通信系统中，数字调制解调是必不可少的组成部分，也是通信
信号传输技术的重要手段。
[0003] 数字调制是采用
数字信号处理的方法，将有用的基带信号加载到较高
频率的载波信号上的过程。数字解调是数字调制的逆过程，是采用数字
信号处理的方法，从已调波信号中取出原来的有用基带信号的过程，其中数字调制方式有振幅键控(ASK)、移频键控(FSK)、移相键控(PSK)和差分移相键控(DPSK)等，移相键控(PSK)主要分为BPSK、QPSK、8PSK和16PSK等，他们之间
基础原理
框架基本相同，QPSK作为最常用的数字调制解调方式之一，凭借其抗干扰性强、
频谱利用率高、适合高速传输等优点，已广泛应用于
微波通信、卫星通信和移动通信中。常见的QPSK解调方法有相干解调和非相干解调，其中相干解调是指，接收端需要恢复出一个与调制载波严格同步的相干载波，然后才能进行准确解调。非相干解调也称为包络检波，即直接从已调波的幅度中恢复出原调制信号，不需要相干载波，但性能较差。相干解调的解调误码率性能好于非相干解调，因而应用较多。
[0004] 现有的QPSK相干解调系统结构如图1所示，包含数据
采样模
块、基带恢复模块和
定时同步判决输出模块，其中，数据采样模块对输入的
模拟信号进行采样并输出采样后的信号给基带恢复模块，基带恢复模块用于将输入的采样信号进行载波同步，恢复并输出恢复的基带信号给定时同步判决输出模块，定时同步判决输出模块进行定时同步和
硬判决，并输出得到的解调输出数据。
[0005] QPSK相干解调中最关键的两个环节是基带恢复模块中的载波同步和定时同步判决输出模块中的定时同步，载波同步用于产生一个与调制信号的载波同频同向的本地载波信号，并利用该本地载波信号从采样后数据中恢复出基带信号，而定时同步则用于消除调制端与解调端的时钟误差和调制信号在传输过程中出现的传输时延，其中，载波同步常通过
锁相环路来实现，Costas环是最常见的一种
锁相环路，用于对
输入信号进行载波同步，但锁相环路在输入信号频偏较大时，锁定时间较长，耗费大量计算资源，影响基带恢复速度，且当频偏过大时会导致载波锁定出现偏差，甚至无法锁定，致使误码率剧增甚至无法正常恢复基带。
发明内容
[0006] 本发明的目的在于克服上述
现有技术存在的
缺陷，提出了一种抗大频偏的QPSK基带恢复系统，消除了现有技术存在的在频偏较大时载波锁定慢、误差大甚至无法锁定的缺陷，提高了基带恢复的速度，降低了误码率。
[0007] 为实现上述目的，本发明采取的技术方案为：
[0008] 一种抗大频偏的QPSK基带恢复系统，包括数据采样模块1、载
波速率预估计模块2、
开关选择模块3、低速基带恢复模块4、载波
锁定检测模块5、高速基带恢复模块6和定时同步判决输出模块7，其中：
[0009] 所述数据采样模块1，用于对接收的调制信号进行采样，并输出采样后数据INDATA；
[0010] 所述载波速率预估计模块2，用于对采样后数据INDATA的
载波频率进行粗略估计，并输出载波估计频率fc；
[0011] 所述开关选择模块3，用于控制低速基带恢复模块4的关闭和高速基带恢复模块6的开启；
[0012] 所述低速基带恢复模块4，采用Costas环结构，其本地载波频率fcc的初值为fc，用于对采样后数据INDATA进行低速基带数据恢复，并输出本地载波频率fcc、
相位累加值θ0和低速基带数据BLDATA；
[0013] 所述载波锁定检测模块5，用于判断低速基带恢复模块4的本地载波信号Sc是否锁定，对锁定后的本地载波频率fcc进行滤波，并输出开关信号Lock和fcc的滤波结果f0；
[0014] 所述高速基带恢复模块6，采用开环结构，用于在开关选择模块3的控制下，以滤波结果f0为本地载波频率，利用相位累加值θ0进行补偿，实现对采样后数据INDATA进行高速基带数据恢复，并输出得到的高速基带数据BHDATA；
[0015] 所述定时同步判决输出模块7，用于对低速基带数据BLDATA和高速基带数据BHDATA进行定时同步和硬判决，并输出得到的解调输出数据OUTDATA。
[0016] 上述一种抗大频偏的QPSK基带恢复系统，所述载波速率预估计模块2，包含载波预测序列存储模块21、N个低通
滤波器22及1个功率计算单元23，其中：
[0017] 载波预测序列存储模块21，用于将其中预先存储的N个单频信号分别与采样后数据BUFDATA进行混频，得到N个混频后序列并输出；
[0018] N个
低通滤波器22，其截止频率小于调制信号的符号速率，用于对N个混频后序列进行低通滤波，得到N个滤波后序列并输出；
[0019] 功率计算单元23，用于计算各滤波后序列的信号功率，选择出计算结果中的最大值，并将该最大值对应的单频信号的频率值fc输出。
[0020] 上述一种抗大频偏的QPSK基带恢复系统，所述开关选择模块3，其对低速基带恢复模块4的关闭和高速基带恢复模块6的开启的控制，是在接收到载波锁定检测模块5发出的Lock信号时实现的。
[0021] 上述一种抗大频偏的QPSK基带恢复系统，所述低速基带恢复模块4，其在载波速率预估计模块2估计出载波估计频率fc后，对采样后数据INDATA进行低速基带数据恢复。
[0022] 上述一种抗大频偏的QPSK基带恢复系统，所述载波锁定检测模块5，其判断低速基带恢复模块4的本地载波信号Sc是否锁定，是利用低速基带数据BLDATA的幅度信息，采用自归一化M阶非线性检测
算法实现的，当检测出本地载波信号Sc锁定时，开始在预时间t内对本地载波频率fcc进行均值滤波，并在时间t结束后输出开关信号Lock和fcc的均值滤波结果f0。
[0023] 上述一种抗大频偏的QPSK基带恢复系统，所述高速基带恢复模块6，包括数字下
变频器61、低通滤波器62、相位补偿器63和数控
振荡器64，其中：
[0024] 数字下变频器61，用于利用数控振荡器64产生的同向信号Scos和
正交信号Ssin，对采样后数据INDATA进行混频，并输出得到的I路混频后信号SI和Q路混频后信号SQ；
[0025] 低通滤波器62，用于对I路混频后信号SI和Q路混频后信号SQ分别进行低通滤波，并将得到的I路滤波后信号SfI和Q路滤波后信号SfQ作为高速基带数据BHDATA，并输出；
[0026] 相位补偿器63，用于产生相位补偿θ并输出；
[0027] 数控振荡器64，用于产生频率为f0的与载波同向的余弦信号Scos和与Scos正交的正弦信号Ssin。
[0028] 上述一种抗大频偏的QPSK基带恢复系统，所述的相位补偿θ，其计算公式为：
[0029]
[0030] 其中，θ1为前一个采样点的相位补偿值，θ1的初始值为低速基带恢复模块4输出的相位累加值θ0的最后一个值，fs为数据采样模块1的
采样频率。
[0031] 本发明与现有技术相比，具有以下优点：
[0032] 1、本发明由于载波速率预估计模块先粗略估计出载波频率fc，低速基带恢复模块4将该载波估计频率fc作为载波同步时的初始频率，由于载波估计频率fc已经很接近实际载波频率，降低了误码率，同时可减少载波同步时的载波锁定时间，增大系统的最大载波频率捕获带，避免了现有相干解调系统在大频偏的情况下载波锁定慢，甚至无法锁定的缺陷，有效地提高了基带恢复的速度。
[0033] 2、本发明在低速基带恢复模块锁定后由高速基带恢复模块从采样后数据中恢复基带信号，高速基带恢复模块采用开环结构，以低速基带恢复模块锁定后的载波频率的均值滤波结果作为高速基带恢复模块的本地载波频率，而不再进行Costas环结构的处理，减少了基带信号恢复过程中的计算量，从而提高了基带恢复速率。
附图说明
[0034] 图1是现有相干解调系统的结构示意图；
[0035] 图2是本发明的结构示意图；
[0036] 图3是本发明载波速率预估计模块的内部结构图；
[0037] 图4是本发明高速基带恢复模块的内部结构图；
[0038] 图5是本发明低速基带恢复模块和高速基带恢复模块中的载波锁定曲线图；
[0039] 图6是本发明低速基带恢复模块和高速基带恢复模块恢复出的基带信号的
波形图。
具体实施方式
[0040] 以下结合附图和具体
实施例，对本发明作进一步详细说明。
[0041] 参照图2，一种抗大频偏的QPSK基带恢复系统，包括数据采样模块1、载波速率预估计模块2、开关选择模块3、低速基带恢复模块4、载波锁定检测模块5、高速基带恢复模块6和定时同步判决输出模块7，其中：
[0042] 数据采样模块1，用于接收调制后的信号，并对调制信号进行采样，并将采样后数据INDATA输出给载波速率预估计模块2和开关选择模块3。
[0043] 载波速率预估计模块2，其结构如图3所示，包含载波预测序列存储模块21、N个相同的低通滤波器22及1个功率计算单元23，其中：
[0044] 载波预测序列存储模块21，其中有N个载波预测序列，用于分别与采样后数据INDATA进行混频，得到N个混频后序列并输出，这N个载波预测序列是通过对N个单频信号分别进行采样得到，这里对N各单频信号进行采样的过程是在系统工作前预先进行的，并充分利用计算机平台较大和较廉价的存储系统将N个采样后序列事先存储起来，从而系统不必具备实时产生单频信号的功能，省去了对应的采样时间，有利于提高系统的实时性，且采样过程中的采样率与系统工作时对调制信号进行采样的采样率相同，其中N个单频信号的频率是将系统预设的最大载波频率捕获带平均分成N个档位，然后取每个档位的中间频率得到的，本实施例中将最大载波捕获范围设为140MHz±50KHz，分为11个档位，则11个单频信号对应的频率分别为140MHz-50KHz，140MHz-40KHz，140MHz-30KHz，…，140MHz，…，140MHz+40KHz，140MHz+50KHz；
[0045] 低通滤波器22，该模块由N个完全相同的
滤波器组成，用于对N个混频后序列进行低通滤波，得到N个滤波后序列并输出，其中该低通滤波器的截止频率小于调制信号的符号速率，本实施例中取符号速率的一半，即截止频率设为15MHz；
[0046] 功率计算单元23，用于计算N个滤波后序列的信号功率，选出这N个功率计算结果中的最大值，并将该最大值对应的单频信号的频率值fc输出。
[0047] 数据采样模块1输出的采样后信号输入载波速率预估计模块2，载波速率预估计模块2用于对采样后的信号进行载波频率预估计，并将与载波频率最接近的估计频率fc输出给低速基带恢复模块4。
[0048] 低速基带恢复模块4，其采用Costas环结构对采样后数据INDATA进行低速基带数据恢复，是一个闭环结构，由于每一个采样后数据都要经过一次Costas环路的处理，所以每一个采样后数据对应的Costas环路的本地载波频率fcc、相位累加值θ0都是变化的，其中fcc不断向实际载波频率靠近，本地载波频率fcc和实际载波频率差距越大，则锁定难度越大，锁定时间越长，甚至无法锁定，这里将本地载波频率fcc的初值设为载波估计频率fc，而载波估计速率fc已经非常接近实际载波频率，因此低速基带恢复模块4可以在原始调制信号频偏很大的情况下进行锁定，且锁定速度快，锁定时间短。
[0049] 低速基带恢复模块4在收到预估计频率fc后，以载波估计频率fc作为其本地载波频率fcc的初始值并开始工作，并输出低速基带数据BLDATA和本地载波频率fcc给载波锁定检测模块5，相位累加值θ0给高速基带恢复模块6。
[0050] 载波锁定检测模块5，利用低速基带数据BLDATA的幅度信息采用自归一化M阶非线性检测算法，检测低速基带恢复模块4的本地载波信号Sc是否锁定，若未检测出其锁定，则不做反应，继续进行检测，在检测出本地载波信号Sc锁定时，开始在之后一段预定时间t内对本地载波频率fcc进行均值滤波，并在时间t结束后，将开关信号Lock输出给开关选择模块3，将均值滤波结果f0输出给高速基带恢复模块6，本实施例中该一段预定时间对应1000个采样点，在其他情况下并非也必须对应1000个采样点，具体可根据系统对解调
精度的要求和当前信道的
信噪比而做出一定调整。
[0051] 开关选择模块3，在接收到开关信号Lock时，该模块控制低速基带恢复模块4关闭，控制高速基带恢复模块6开启工作，此时采样后数据INDATA经由高速基带恢复模块6进行处理。
[0052] 高速基带恢复模块6，其结构如图4所示，包括数字下变频器61、低通滤波器62、相位补偿器63和数控振荡器64，其中：
[0053] 数字下变频器61，用于利用数控振荡器64产生的同向信号Scos和正交信号Ssin对采样后数据INDATA进行混频，分别得到I路混频后信号SI和Q路混频后信号SQ并输出；
[0054] 低通滤波器62，用于对I路混频后信号SI和Q路混频后信号SQ分别进行低通滤波，并输出I路滤波后信号SfI和Q路滤波后信号SfQ，I路滤波后信号SfI和Q路滤波后信号SfQ即为高速基带数据BHDATA；
[0055] 相位补偿器63，用于产生相位补偿θ，其中θ的计算方法为：
[0056]
[0057] 其中，θ1为前一个采样点的相位补偿值，θ1的初值为相位累加值θ0，因为低速基带恢复模块4对每个采样后数据进行处理时，相位累加值θ0都会变化，这里θ1的初值所取的相位累加值θ0的值对应的是低速基带恢复模块4处理的最后一个采样后数据，f0为载波锁定检测模块5输出的滤波结果，fs为数据采样模块1的采样频率；
[0058] 数控振荡器64，用于产生频率为f0的同向信号Scos和正交信号Ssin，其中同向信号Scos和正交信号Ssin相互正交。
[0059] 高速基带恢复模块6利用相位累加值θ0，以滤波结果f0作为高速基带恢复模块6的本地载波频率对采样后数据INDATA进行高速基带数据恢复，并输出得到的高速基带数据BHDATA，高速基带恢复模块6与低速基带恢复模块4相对应，高速和低速体现在高速基带恢复模块6不再进行Costas环结构的处理，采用开环结构，直接以低速基带恢复模块4的本地载波频率fcc的均值f0作为本地载波频率，并结合相位补偿来对采样后数据INDATA进行高速基带数据恢复，极大的降低计算量，提高基带恢复速度，且由于低速基带恢复模块4的本地载波频率fcc已经锁定，所以f0是无限接近于实际载波的频率的，因此恢复出基带的误码率极低，由于这里的载波同步模块不再是一个环路，因此每个采样点的相位补偿θ是可预先计算的，对下一个采样点的混频将不用等到前一个采样点完成低通滤波，从而易于将基带信号恢复过程扩展为并行计算。
[0060] 定时同步判决输出模块7，用于对低速基带数据BLDATA和高速基带数据BHDATA进行定时同步和硬判决，并输出得到的解调输出数据OUTDATA。
[0061] 本发明数据恢复过程如下：数据采样模块对输入的调制信号进行采样后将采样后的信号INDATA输出，载波速率预估计模块2对采样后的信号INDATA进行载波速率预估计，并输出一个最近接真实载波频率的频率值fc给低速基带恢复模块4，低速基带恢复模块在接收带频率值fc后，以fc为低速基带恢复模块的本地载波频率fcc的初值进行低速基带数据恢复，低速基带恢复模块4输出低速基带数据BLDATA和本地载波频率fcc给载波锁定检测模块5，输出相位累加值θ0给高速基带恢复模块6，载波锁定检测模块5判断检测低速基带恢复模块4的本地载波信号Sc是否锁定，若未锁定，则继续监测，若已锁定，则载波锁定检测模块5对低速基带恢复模块4的本地载波频率fcc进行均值滤波并输出均值滤波结果f0和开关信号Lock，其中开关信号Lock输出给开关选择模块3，均值滤波结果f0输出给高速基带恢复模块
6，当开关选择模块3收到开关信号Lock后，关闭低速基带恢复模块4，并开启高速基带恢复模块6，高速基带恢复模块6开启后，直接以低速基带恢复模块4的本地载波频率fcc的均值f0作为本地载波频率，并结合相位补偿来对采样后数据INDATA进行高速基带数据恢复，并输出高速基带数据BHDATA给定时同步判决输出模块7，定时同步判决输出模块7对高速基带数据BHDATA进行定时同步和硬判决后输出最终的解调恢复数据。
[0062] 以下结合仿真实验，对本发明的技术效果进行详细说明：
[0063] 1、仿真条件和内容：
[0064] 本实施例中，数据采样模块1通过一块ADC
数据采集卡实现，具体的ADC芯片为AD公司的ADC9434芯片，其位宽为12位，最高采样频率为500MHz，系统中的其他模块均通过在通用计算机上编写Matlab程序来实现。为了考核本发明中解调系统可对QPSK调制信号进行正确解调，对载波速率为140MHz，信噪比为10dB，码速率rb为10MHz的调制信号进行解调过程的仿真。
[0065] 2、仿真结果分析：
[0066] 参照图5，是低速基带恢复模块和高速基带恢复模块中的载波锁定曲线，在横轴时间为0的时刻可见经过均值滤波后的本地载波频率非常接近调制信号的真实载波频率，因此大幅减少了载波的锁定时间，在横轴时间为2.5ms后，载波频率不再变化，可知系统已由低速基带恢复模块切换到了高速基带恢复模块，其载波频率已经非常精确的锁定在140MHz，精确的载波锁定可以保证极低的误码率，且高速基带恢复系统不再进行Costas环的计算，大幅提高了基带恢复速度。
[0067] 参考图6，是低速基带恢复模块和高速基带恢复模块恢复出的基带信号的波形图，图6的下半部分是对图6上半部分的放大图，可见载波锁定后的恢复出基带信号未发生畸变，验证了本系统采用开闭环结合的基带信号恢复方法是可行的。
[0068] 以上描述仅是本发明的一个具体实例，对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的
权利要求保护范围之内。
