技术领域
[0001] 本
发明涉及一种PUFs电路，尤其是涉及一种可配置型的多位密钥输出TVD-PUFs电路。
背景技术
[0002] 随着集成电路和计算机技术的发展，人们对信息安全的要求越来越高，高性能安全芯片的开发已经成为信息化社会的迫切需求。物理不可克隆函数(Physical Unclonable Functions,PUFs)电路利用集成电路制作过程中产生的静态随机工艺偏差产生无限多个、随机、不可克隆的密钥，被称为芯片领域的“DNA特征识别技术”。由于PUFs电路具有唯一性、随机性和不可克隆性等特性，可广泛应用到现代密码系统，例如
银行卡、身份证、
射频识别(Radio Frequency IDentification,RFID)、iphone手机、
数码相机以及游戏设备等等。PUFs电路也是信息安全领域
硬件识别技术的重要补充，确保安全芯片的健康使用。鉴于PUFs电路在信息安全方面的特性，已经引起越来越多研究人员的关注，并取得相关研究成果。Pappu等依据光学操作原理提出物理单向函数(Physical One-Way Functions,POWFs)的概念，并将其用于武器控制条约的战略武器识别中；Lofstrom等在ISSCC会议上首次提出芯片识别技术(Integrated Circuit Identification,ICID)，采用晶体管
制造过程引起
阈值电压的随机偏差，产生唯一、不可复制的数字ID信息；Lim等采用互联线和晶体管的延迟偏差实现Arbiter-PUFs电路；Su等在0.13μm工艺下实现有效长度为128位、
能量效率为1.6pJ/bit、
稳定性达到96％的SRAM-PUFs电路。
[0003] 由于PUFs电路提取的芯片制造过程中不可避免产生的工艺偏差是唯一的，从而导致PUFs电路的输出密钥固定，但是当产品(例如芯片)需要更换密钥时，必须将整个PUFs硬件电路进行替换，成本很高。
发明内容
[0004] 本发明所要解决的技术问题是提供一种可配置型的多位密钥输出物理不可克隆函数(Threshold Variation Delay PUFs，TVD-PUFs)电路，该PUFs电路通过控制
信号配置阈值偏差延迟电路，使PUFs电路中存在多个可提取的工艺偏差，PUFs电路的
输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。
[0005] 本发明解决上述技术问题所采用的技术方案为：一种可配置型的多位密钥输出TVD-PUFs电路，包括数据输入模
块、
控制器、移位寄存器、译码器、n个PUFs单元电路和输出模块，所述的数据输入模块的输入端接入外部数据，所述的数据输入模块的输出端与所述的控制器的输入端连接，所述的控制器的输出端与所述的移位寄存器的输入端连接，所述的移位寄存器的输出端与所述的译码器的输入端连接，所述的PUFs单元电路包括i位阈值偏差延迟电路和判决器，所述的阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元和第二延迟单元；
[0006] 所述的延迟单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和
反相器，所述的第一PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的延迟单元的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的延迟单元的控制端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第三PMOS管的漏极连接且其连接端为所述的延迟单元的输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的反相器的输出端连接，所述的第三PMOS管的源极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接；
[0007] 所述的第一延迟单元的控制端和所述的第二延迟单元的控制端连接且其连接端为所述的阈值偏差延迟电路的控制端，所述的第一延迟单元的输入端为所述的阈值偏差延迟电路的第一输入端，所述的第一延迟单元的输出端为所述的阈值偏差延迟电路的第一输出端，所述的第二延迟单元的输入端为所述的阈值偏差延迟电路的第二输入端，所述的第二延迟单元的输出端为所述的阈值偏差延迟电路的第二输出端，第1位阈值偏差延迟电路的第一输入端和第二输入端连接且其连接端为所述的PUFs单元电路的输入端， 第j位阈值偏差延迟电路的第一输出端与第j+1位阈值偏差延迟电路的第一输入端连接，第j位阈值偏差延迟电路的第二输出端与第j+1位阈值偏差延迟电路的第二输入端连接，第i位阈值偏差延迟电路的第一输出端和第二输出端与所述的判决器的输入端连接，所述的判决器的输出端为所述的PUFs单元电路的输出端，n个PUFs单元电路的输出端组成所述的TVD-PUFs电路的n位输出端，所述的TVD-PUFs电路的n位输出端与所述的输出模块的输入端连接，所述的输出模块的输出端输出密钥，n个PUFs单元电路中位于相同位的阈值偏差延迟电路的控制端连接其连接端为所述的TVD-PUFs电路的一个控制端，所述的TVD-PUFs电路具有i个控制端；
[0008] 外部数据输入所述的数据输入模块中，所述的控制器生成i位
控制信号，i位控制信号经移位寄存器和译码器处理后一一对应输入所述的TVD-PUFs电路的n个控制端中控制n个PUFs单元电路中i位阈值偏差延迟电路的工作状态，使所述的PUFs单元电路的i个阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入所述的数据输入模块中的外部数据时，所述的控制器生成的i位控制信号随之变化，由此所述的控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当所述的数据输入模块输入的外部数据改变时，所述的控制器输出的i位控制信号发生变化，所述的PUFs单元电路中的i位阈值偏差延迟电路的工作状态改变，所述的PUFs单元电路中产生的工艺偏差改变，所述的TVD-PUFs电路输出的密钥得到重构；其中n≥2，i≥2，j＝1，…，i-1。
[0009] 所述的判决器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第五PMOS管的栅极、所述的第六NMOS管的栅极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的判决器的输出端，所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地，所述的第五NMOS管的栅极和所述的第八NMOS管的栅极为所述的判决器的两个输入端，用于接入所述的PUFs单元电路的两个输出信号。
[0010] 与
现有技术相比，本发明的优点在于的PUFs单元电路包括i位阈值偏差延迟电路和判决器，阈值偏差延迟电路由两个延迟单元组成，两个延迟单元分别为第一延迟单元 和第二延迟单元；外部数据输入数据输入模块中，控制器生成i位控制信号，i位控制信号经移位寄存器和译码器处理后一一对应输入TVD-PUFs电路的n个控制端中控制n个PUFs单元电路中i位阈值偏差延迟电路的工作状态，使PUFs单元电路的i个阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入数据输入模块中的外部数据时，控制器生成的i位控制信号随之变化，由此控制器输出的i位控制信号由数据输入模块输入的信号确定，当数据输入模块输入的外部数据改变时，控制器输出的i位控制信号发生变化，PUFs单元电路中的i位阈值偏差延迟电路的工作状态改变，PUFs单元电路中产生的工艺偏差改变，由此本发明中通过控制信号配置阈值偏差延迟电路，使TVD-PUFs电路中存在多个可提取的工艺偏差，TVD-PUFs电路的输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化；
[0011] 当判决器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管时，第五NMOS管和第八NMOS管接入i位阈值偏差延迟电路的两路输出信号，第六PMOS管、第五PMOS管、第六NMOS管和第七NMOS管组成交叉耦合的一对反相器，两路输出信号经交叉耦合的一对反相器快速输出，不存在时间上的延时，在不影响TVD-PUFs电路随机性的
基础上，提高了电路的运行速度，实现密钥的快速输出。
附图说明
[0012] 图1为本发明的TVD-PUFs电路的原理
框图；
[0013] 图2为本发明的TVD-PUFs电路中阈值偏差延迟电路的原理框图；
[0014] 图3为本发明的TVD-PUFs电路中延迟单元的电路图；
[0015] 图4为本发明的TVD-PUFs电路的判决器的电路图；
[0016] 图5为延迟单元工作在最优环境(电压：1.2+10％V，
温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑1的仿真图；
[0017] 图6为延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑0的仿真图；
[0018] 图7为本发明的TVD-PUFs电路的输出密钥示意图。
具体实施方式
[0019] 以下结合附图
实施例对本发明作进一步详细描述。
[0020] 实施例一：如图1和图2所示，一种可配置型的多位密钥输出TVD-PUFs电路，包括数据输入模块1、控制器2、移位寄存器3、译码器4、n个PUFs单元电路5和输出模块6，数据输入模块1的输入端接入外部数据，数据输入模块1的输出端与控制器2的输入端连接，控制器2的输出端与移位寄存器3的输入端连接，移位寄存器3的输出端与译码器4的输入端连接，特征在于PUFs单元电路5包括i位阈值偏差延迟电路7和判决器8，阈值偏差延迟电路7由两个延迟单元组成，两个延迟单元分别为第一延迟单元9和第二延迟单元10；
[0021] 如图3所示，延迟单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和反相器T1，第一PMOS管P1的源极和第四PMOS管P4的源极均接入电源，第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四PMOS管P4的漏极和第四NMOS管N4的漏极连接且其连接端为延迟单元的输出端，第二NMOS管N2的源极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第四NMOS管N4的源极均接地，第一PMOS管P1的栅极、第一NMOS管N1的栅极和反相器T1的输入端连接且其连接端为延迟单元的控制端，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的源极和第三PMOS管P3的漏极连接且其连接端为延迟单元的输入端，第三PMOS管P3的栅极、第三NMOS管N3的栅极和反相器T1的输出端连接，第三PMOS管P3的源极和第四PMOS管P4的栅极连接，第三NMOS管N3的漏极和第四NMOS管N4的栅极连接；
[0022] 第一延迟单元9的控制端和第二延迟单元10的控制端连接且其连接端为阈值偏差延迟电路7的控制端，第一延迟单元9的输入端为阈值偏差延迟电路7的第一输入端，第一延迟单元9的输出端为阈值偏差延迟电路7的第一输出端，第二延迟单元10的输入端为阈值偏差延迟电路7的第二输入端，第二延迟单元10的输出端为阈值偏差延迟电路7的第二输出端，第1位阈值偏差延迟电路7的第一输入端和第二输入端连接且其 连接端为PUFs单元电路5的输入端，第j位阈值偏差延迟电路7的第一输出端与第j+1位阈值偏差延迟电路7的第一输入端连接，第j位阈值偏差延迟电路7的第二输出端与第j+1位阈值偏差延迟电路7的第二输入端连接，第i位阈值偏差延迟电路7的第一输出端和第二输出端与判决器8的输入端连接，判决器8的输出端为PUFs单元电路5的输出端，n个PUFs单元电路5的输出端组成TVD-PUFs电路的n位输出端，TVD-PUFs电路的n位输出端与输出模块6的输入端连接，输出模块6的输出端输出密钥，n个PUFs单元电路5中位于相同位的阈值偏差延迟电路7的控制端连接其连接端为TVD-PUFs电路的一个控制端，TVD-PUFs电路具有i个控制端；
[0023] 外部数据输入数据输入模块1中，控制器2生成i位控制信号C0、C1、C2、…、Ci-2、Ci-1，i位控制信号C0、C1、C2、…、Ci-2、Ci-1经移位寄存器3和译码器4处理后一一对应输入TVD-PUFs电路的n个控制端中控制n个PUFs单元电路5中i位阈值偏差延迟电路7的工作状态，使PUFs单元电路5的i个阈值偏差延迟电路7工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入数据输入模块1中的外部数据时，控制器2生成的i位控制信号译码器4随之变化，由此控制器2输出的i位控制信号译码器4由数据输入模块1输入的信号确定，当数据输入模块1输入的外部数据改变时，控制器2输出的i位控制信号译码器4发生变化，PUFs单元电路5中的i位阈值偏差延迟电路7的工作状态改变，PUFs单元电路5中产生的工艺偏差改变，TVD-PUFs电路输出的密钥得到重构；其中n≥2，i≥2，j＝1，…，i-1。
[0024] 本实施例中，判决器8的功能采用本技术领域常规的D触发器实现。数据输入模块1、控制器2、移位寄存器3、译码器4和输出模块6采用本技术领域的成熟产品。
[0025] 本实施例的可配置型的多位密钥输出TVD-PUFs电路的工作原理如下所示：
[0026] 阈值偏差延迟电路7由两个延迟单元(第一延迟单元9和第二延迟单元10)，第一延迟单元9和第二延迟单元10在不用的控制信号作用下，其延迟模式有三种：PMOS管延迟模式、NMOS管延迟模式和反相器延迟模式。
[0027] 当延迟单元的控制信号Ci＝0时，第三PMOS管P3断开，第三NMOS管N3导通，延迟单元处于NMOS管延迟模式；当控制信号Ci＝1时，第三PMOS管P3导通，第三NMOS管N3断开，延迟单元处于PMOS管延迟模式；当第三PMOS管P3和第三NMOS管N3都断开，延迟单元处于传统的反相器延迟模式，其具体工作模式如表1所示。
[0028] 表1延迟单元的工作模式
[0029]
[0030] 每个PUFs单元电路5包括i位阈值偏差延迟电路7，i位阈值偏差延迟电路7构成并行的两路延迟电路，改变阈值偏差延迟电路7中两个延迟单元的
输入信号和控制信号，阈值偏差延迟电路7可在上述三种延迟模式下进行切换，由此通过改变阈值偏差延迟电路7中两个延迟单元的输入信号和控制信号，每个PUFs单元电路5中并行的两路延迟电路的延迟模式随之发生变化，每个PUFs单元电路5输出的工艺偏差发生变化，每个PUFs单元电路5中存在多个可提取的工艺偏差，由此TVD-PUFs电路中n个PUFs单元电路5输出的多位密钥可实现重构。
[0031] 综上所述，本实施例的TVD-PUFs电路，可通过改变外部数据来配置PUFs单元电路的控制信号，使PUFs单元电路中存在多个可提取的工艺偏差，由此TVD-PUFs电路的多位输出信号(密钥)可以进行重构，无需更换硬件就可以实现输出密钥的变化。
[0032] 实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，判决器3包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8，第五PMOS管P5的源极和第六PMOS管P6的源极均接入电源，第五PMOS管P5的漏极、第五NMOS管N5的漏极、第六NMOS管N6的漏极、第六PMOS管P6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的栅极、第六NMOS管N6的栅极、第六PMOS管P6的漏极、第七NMOS管N7的漏极和第八NMOS管N8的漏极连接且其连接端为判决器3的输出端，第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极和第八NMOS管N8的源极均接地，第五NMOS管N5的栅极和第八NMOS管N8的栅极为判决器3的两个输入端，用于接入PUFs单元电路4的两个输出信号。判决器3的具体电路图如图4所示。
[0033] 本实施例中，第五NMOS管N5和第八NMOS管N8接入i位阈值偏差延迟电路的两路输出信号，第六PMOS管P6、第五PMOS管P5、第六NMOS管N6和第七NMOS管N7组成交叉耦合的一对反相器，两路输出信号经交叉耦合的一对反相器快速输出， 不存在时间上的延时，而在实施例中，判决器采用D触发器，触发器存在设置时间的问题，存在一定的延时，会对PUFs电路的随机性造成影响，由此本实施例相对于实施例一，在不影响PUFs电路随机性的基础上，提高了电路的运行速度，实现密钥的快速输出。
[0034] 本发明的TVD-PUFs电路中延迟单元在上升和下降时的Monte Carlo仿真情况如图5和图6所示，其中图5表示延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑1的仿真图，图6表示延迟单元工作在最优环境(电压：1.2+10％V，温度：-40℃)、最差环境(电压：1.2-10％V，温度：120℃)和正常环境(电压：1.2V，温度：0℃和25℃)时，输出信号为逻辑0的仿真图。分析图5和图6可知，延迟单元的输出信号中趋向于逻辑1和趋向于逻辑0的数目几乎相等，由此证明本发明的一位PUFs电路的输出响应具有良好的随机性。
[0035] 本发明的TVD-PUFs电路的输出密钥示意图如图7所示，图7中灰色代表1，白色代表0。
[0036] 采用TSMC 65nm CMOS工艺，对本发明的可配置型的多位密钥输出TVD-PUFs电路进行设计，其中128位PUFs电路的版图采用全定制的方法设计，用到4层金属(M1，M2，M3和M4)。M1用于电源布线和内部信号的连接；M2和M3用于内部信号的连接；M4用于输入使能信号和输出响应信号，相邻金属层相互垂直，以减少互联线间的耦合电容及信号间的串2 2
扰。在最小尺寸下，延迟电路的面积为5.7μm，TVD-PUFs电路的面积为55460μm。
[0037] 将本发明的基于阈值偏差延迟的多位PUFs电路的随机性与现有技术的PUFs电路的随机性进行对比，具体对比数据如表2所示。
[0038] 表2随机性比较表
[0039]
[0040] 表二中，VLSI 2005表示文献(D.Lim,J.W.Lee,B.Gassend,G.E.Suh,M.Dijk,and S. Devadas.基于集成电路的密钥提取方法研究，IEEE超大规模集成系统，2005，13(10)：1200-1205.)，JSSC 2008表示文献(S.Ying,J.Holleman,and B.P.Otis.一种基于工艺偏差的数字型1.6 pJ/bit芯片的识别电路，IEEE固体电路杂志，2008，41(3)：69-77)，DATA2014表示文献(M.Bhargava,and K.Mai.基于65nm CMOS工艺的高可靠性物理不可克隆函数密钥产生电路，2014届IEEE设计，自动化和测试欧洲会议，2014，1-6)，IEICE2013表示文献(Y.J.Zhang,P.J.Wang,Y.Li,X.X.Zhang,Z.Y.Yu,and Y.B.Fang.基于65nm CMOS工艺的多端口物理不可克隆函数电路建模与实现，国际
电子学报，2013，10(1)：112-125.)，ISSCC 2014表示文献(S.K.Mathew,S.K.Satpathy,M.A.Anders,H.Kaul等.一种22nm CMOS工艺下16.2A 0.19pJ/b具有抗PVT和工艺偏差的100％的物理不可克隆函数密钥产生电路，2014届IEEE国际固态电路会议，2014，278-279.)，TCASI 2013表示文献(T.Addabbo,A.Fort,M.Di Marco,L.Pancioni,and V.Vignoli.基于细胞神经网络的物理不可克隆函数，IEEE电路与系统汇刊I，2013，60(12)：3205-3214.)，分析表2可知，本发明的随机性具有较明显的提升。
