ＳＩＯ 나노포토닉 디바이스용 실리사이드 열 히터{SILICIDE THERMAL HEATERS FOR SILICON-ON-INSULATOR NANOPHOTONIC DEVICES}

본 발명은 나노포토닉 디바이스들에 관한 것이며, 특히 실리콘-온-인술레이터 나노포토닉 디바이스들(silicon-on-insulator(SOI) nanophotonic devices)용 실리사이드 열 히터들에 관한 것이다.

임의의 SOI 나노포토닉 디바이스들의 오퍼레이팅 파라미터들(the operating parameters)에 관한 제어 및 스위칭은 광을 유도하는 실리콘 도파관(the silicon waveguide)의 온도를 변화시킴으로써 가능하다. 온도에서의 작은 변화는 열광 효과(thermooptic effect)를 통해서 실리콘 도파관의 굴절율(the refractive index)에서의 변화를 가져올 수 있으며, 이는 유효 광 파장(the effective optical length)을 변화시켜서, 디바이스를 통해 광이 전송되는(travel) 방식(manner)에 섬세한 제어(sensitive control)를 가능하게 한다. 모든(any) SOI 포토닉 디바이스의 온도는 그 디바이스에 혹은 근처에 금속 박막 저항 히터(a metallic thin film resistive heater)를 제공함(fabricating)으로서 국부적으로 변화시킬 수 있다. 박막 저항을 통해서 전류를 흐르게 하면, 그 저항 및 인접 SOI 디바이스 모두의 온도는 소비되는 전력에 비례하여 증가한다.

SOI 나노포토닉 디바이스들의 온도 제어는 광 회로 스위치 네트웍들(optical circuit switched networks)에 대한 응용에 있어서 매우 중요하다( particularly relevant). 왜냐하면 광 회로 스위치 네트웍들에서는 매우 낮은 삽입 손실(very low insertion loss)를 갖는 저전력 열 온-오프 스위칭(low power thermal ON-OFF switching)이 요구되기 때문이다. 열로 작동하는(thermally actuated) 실리콘 포토닉 디바이스들이 이전에도 연구되었지만, 과거의 연구에 의해 구현되는 디바이스들에는 많은 문제들이 있는데, 그 중에서 가장 큰 문제는 그러한 디바이스들은 현대의 표준 CMOS 디바이스 제조공정(금속들 및 리프트오프 디포지션(liftoff deposition)의 선택)과 호환될 수 없는(incompatible) 프로세싱을 요구한다는 것이다. 이전의 열 히터 디자인들은 또한 다음과 같은 결점들을 더 가지고 있다 :

10μm 보다 큰(즉 > 10μm) 나노포토닉 도파관(waveguide) 크기(dimensions)와 비교하여 히터 스트라이프(stripes)가 너무 넓고, 푸트프린트(footprint)는 너무 크다. ;

열 효율이 낮으며 스위칭 전력이 크다. 이는 가열되는 면적(heated area)이 넓고 도파관에서 요구되는 온도 변화를 유도하기 위해서 요구되는 전력이 크기 때문이다.

스위칭 전압이 너무 높다(실리콘 도파관에 직접(directly) 전류를 흐르게(passing)하려면 높은 직렬 저항 때문에 100 V 보다 큰 전압(> 100 V)이 요구된다). 실리콘 도파관을 통해서 직접 전류를 흐르게 하는 경우 큰 자유 캐리어(large free carrier)가 온-상태 손실(On-state loss)를 유발한다;

도파관을 둘러싼 비전도 산화막들(non-conductive oxide films)을 통한 비효율적인 열 전송(inefficient transport of heat) 때문에, 응답 시간이 늦다.

지금부터 출원인에게 알려진 어떤 구조들에 관하여 설명하는데, 이것이 이 구조들이 반드시 청구된 발명의 선행 기술이라는 의미는 아니며, 또한 설명한 내용이 공지 상태에 있음을 인정하는 것도 아니다. 도 1을 참조하면, 스트립된 도파관(stripped waveguide)을 갖는 구조(100)을 볼 수 있다. 히터(104)는 매복 산화물 층(buried oxide(BOX) layer)(106)과 접촉하는 분리된 조각의 재료로(in separate piece of material) 포함된다. 도 2에서, 히터는 실리콘 도파관이 매립된(embedded) 매복 산화물 층 바로(directly) 위에 위치한다. 도 3은 기판 상에 수직으로 배치된 실리콘 도파관에 클래딩(cladding)이 열(heat)를 제공하는 방식을 도시한다. 도 4는 매복 산화물 층 상에 배치된 금속 히터를 도시한다. 이는 CMOS와 호환되지 못한다는 결함이 있다.

이들 이유 때문에, 열 제어된 SOI 나노포토닉 디바이스들이 대규모 집적 광 회로들(large scale integrated optical circuits) 내에서 실용화되기 전에 상기 문제들에 대한 새로운 해결 방안들이 요구되었다.

산화물 층 상에 실리콘 층을 포함하는 열로 스위치되는 실리콘-온- 인슐레이터(SOI) 광 전자 디바이스(photo electronic device)를 제공함으로써 종래 기술의 결함들이 극복되고 추가적인 장점들이 제공된다. 상기 실리콘 층은 어떤 굴절율을 갖는 광 도파관; 및 저항성 발열 엘리멘트(resistive heating element)를 포함한다. 상기 저항 발열 엘리멘트는 상기 도파관에 대하여 수평적으로 인접하게 아주 근접하여 위치하여 상기 도파관에 열을 발생시키며, 상기 굴절율은 이 열에 의하여 변화한다.

본 발명의 기술들을 통해서 추가적인 특징들과 장점들이 실현된다. 지금부터 본 발명의 여러 실시 예들이 상세하게 설명될 것이며 이들은 청구된 발명들의 일부가 될 것이다. 본 발명의 특징들과 장점들을 더 잘 이해하기 위해서, 상세한 설명과 도면들을 참조한다.

도 1은 알려진 디바이스의 한 예를 도시한다.
도 2는 알려진 디바이스의 다른 예를 도시한다.
도 3은 알려진 디바이스의 다른 예를 도시한다.
도 4는 알려진 디바이스의 다른 예를 도시한다.
도 5는 본 발명의 한 실시 예 따른 포토 전자 디바이스의 한 예를 도시한다.
도 6은 본 발명의 다른 실시 예에 따른 두 개의 웨이브가이드들을 포함하는 포토 전자 디바이스의 예를 도시한다.
도 7은 상기 발명의 한 실시 예에 따른 방법의 플로우 챠트이다.
상세한 설명은 본 발명의 바람직한 실시 예들을 장점들 및 특징들과 함께 도면들을 참조하여 기술할 것이다.

이제 도면을 참조하여 상세하게 설명한다. 도 5는 본 발명의 일 실시 예에 따른 구조(500)을 보여준다. 상기 구조는 산화물 층(oxide layer)(508) 위에 얇은 실리콘 층(502)를 포함하는 열로-스위치되는(thermally-switched) 실리콘-온-인슐레이터(SOI) 포토 전자 디바이스를 포함한다. 실리콘 층(502)는 어떤 굴절율(a refractive index)를 갖는 광 도파관(504) ; 및 저항성 발열 엘리멘트(resistive heating element)(506)을 포함한다. 상기 저항성 발열 엘리멘트는 도파관(504)에 대하여 수평적으로 인접하게(adjacent) 아주 근접하여(close proximity) 위치하여 상기 도파관에 열을 발생시키며, 상기 굴절율은 이 열에 의하여 변화한다. 실리콘 층(502)는 매복 산화물 층(buried oxide layer)(508) 위에 만들어지며, 매복 산화물 층(508)은 실리콘 기판(510) 위에 배치된다.

이 실시 예에서 , 열 히터(508)은 박막 저항 히터를 만드는데, 리프트오프 메탈리제이션(liftoff metallization)을 사용하지 않고, 표준 실리사이드 프로세싱을 사용한다. 이 표준 실리사이드 프로세싱은 일반적으로 MOSFET 트랜지스터들의 소스, 드레인, 그리고 게이트 터미널들에 오믹 접합(ohmic contact)을 형성하는데 사용된다. 따라서 이 실시 예의 설계는 표준 CMOS 회로와 매끄럽게(seamlessly) 통합될 수 있으며, 비 표준 프로세싱을 요구하지 않는다. 또한, 이 설계는 이전의 설계들과 비교하여 대단히 우수한 성능(superior performance)을 갖는, 즉 빠른 응답 속도를 가지면서 저 손실(low loss), 저 온-오프 스위칭 전력(low ON-OFF switching power), 및 저 전압 동작(low voltage operation)이 가능한, 열광으로 작동되는(thermooptically actuated) 실리콘 나노포토닉 디바이스를 만들 수 있게 한다. 이들 성능의 향상(enhancements)은 실리사이드 열 히터의 제조과정에서 얻어진 개선된 열 전도 특성으로부터 오는 것이다. 여기서 이 실리사이드 열 히터는, 실리콘 나노포토닉 도파관 및 실리콘 기판 양자에 수평적으로 인접하게 매우 근접하는, 얇은 실리콘 조각(silicon slab) 내에 매립된다.

이전의 열 히터들의 제품들(implementations)에서 경험했던(encountered) 문제들은, 실리사이드 재료(예를 들어, 니켈, 코발트, 혹은 티타늄 실리사이드들)를 사용해서, 실리콘 리브(rib) 도파관(504)의 얇은 조각(thin slab) 영역 내에 박막 저항 히터(506)을 만듦으로써(by fabricating) 해결될 수 있다. 도 5는 본 발명에서 제안하는 하나의 실시 형태(geometry)를 보여준다. Si 도파관(504)을 만들 때 매복 산화물 층(508)까지 완전히 에칭을 하지 않고, 도파관(504)의 모양을 딥 리브(deep rib) 형상으로 만든다. 이 실시 예에서, 딕 리브(thick rib) 코아 영역(504) 주변에 남아있는 실리콘의 얇은 조각의 두께는 수십 나노미터(예를 들어 10-100nm)는 되어야 한다. 이 딥 리브 도파관 설계는 매복 산화물 층까지 완전히 에치된 SOI 나노포토닉 도파관들과 매우 유사한 특성을 갖는 데, 즉 싱글 모드 가이딩(single mode guiding), 저 전파 손실(low propagation loss), 및 울트라 콤팩트 만곡 반경(ultra-compact bend radius)의 특성을 포함한다.

얇은 실리사이드 히터(506)은, 이 얇은 실리콘 조각(502) 내에 형성되는데, 히터(506)과 도파관(504)의 에지(edge) 사이에 약간의 갭(small gap)(505)(예를 들어 250-1000 나노미터)을 남겨두면서, 형성된다. 실리사이드 히터(506)의 저항은 실리사이드 층의 폭 및 두께뿐만 아니라 사용되는 실리사이드의 종류에 따라 달라지며, 실리사이드 히터의 폭은 열 히터의 원하는 저항값에 따라 달라진다.

지금까지 설명한 집적 실리사이드 열 히터(506)은 다음과 같은 장점들을 갖는다 : 1) CMOS제조공정과 완전한 호환성(full CMOS manufacturing compatibility) ; 2) 제한된 가열 면적(limited heated area) 및 높은 열 효율, 저 전력, 저 동작 전압 ; 3) 개선된 열 응답 시간 ; 및 4) 과도하지 않은 온-상태 손실(no excess ON-state loss).

CMOS제조공정과 완전한 호환성 :

리프트오프 메탈리제이션에 의한 열 히터들의 디포지션(deposition)은 CMOS 프로세싱과 호환성이 없지만, 여기서 설명한 실리사이드 열 히터(506)은 자기 정렬된(self-aligned) CMOS 실리사이데이션 스텝(silicidation step)과 동일한 프로세스를 진행하는 동안 만들어질 수 있다. 이 프로세스는 일반적으로 MOSFET 트랜지스터들의 소스, 드레인, 및 게이트 터미널들에 대하여 오믹 콘택트들(ohmic contacts)을 형성하는데 사용된다. 실리사이드될(to be silicided) 영역들은, 실리사이데이션으로부터 집적된 폴리실리콘 온-칩 저항들(integrated polysicon on-chip rsistors)을 보호하기 위해 종종 배치되는(deposited), 실리사이드 블록킹 필름들(silicide blocking films)을 패터닝/제거(patterning/removing)하여서 리쏘그러피적으로(lithographically) 정해질(defined) 수 있다.

제한된 가열 면적(limited heated area) 및 높은 열 효율, 저 전력, 저 동작 전압 :

열 히터(506)을 도파관(504)에 대하여 수평적으로 인접하게 배치함으로써, 상기 히터의 실리콘 웨이퍼 기판(510)에 대한 근접성은 실질적으로(substantially) 감소된다. 실리콘 기판(510)은 큰 히트 싱크(heat sink)처럼 동작하기 때문에 실리사이드 히터(506)으로부터 열을 아래쪽으로(downwards) 뺏어가서(drawing), 히터(506) 주변의 핫 스팟(hot spot)의 수평적 범위(the horizontal extent)를 제한한다. 결과적으로, 전류가 공급되었을 때 오직 히터(506) 주변의 작은 영역만 온도가 올라가게 되어, 그 결과 낭비적으로 넓은 면적을 가열시킬 필요 없이, 나노포토닉 도파관(504)에 이 열을 효율적으로 직접 제공하는 것이 가능하게 된다.

또한, 열을 제공하는 것은 이 설계에서는 저 전력(5 마이크로 와트 이하) 및 CMOS 호환 저전압(1 볼트 이하)에서도 가능한데, 그 이유는 표준 CMOS 프로세싱 내에서 만들어질 수 있는 실리사이드 재료들의 저 저항성(low resistivity) 때문이다(통상적으로 약 10-15 오옴/스퀘어).

개선된 열 응답 시간 :

상기 열 히터를 상기 도파관에 대하여 수평적으로 인접하게 배치함으로써, 열이 a) 상기 실리콘 도파관 및 b) 상기 실리콘 기판 히트 싱크 모두에 도달하기 위해 확산되어야(diffuse)하는 거리가, 얇은 열 히터를, 산화물 오버 클래딩(oxide overcladding) 위의, 실리콘 도파관 상부에 배치한 디자인과 비교하여, 실질적으로 감소된다. 이로 인하여 온 및 오프 열 응답 시간들(ON and OFF thermal response times) 모두에서 개선이 이루어진다. 또한, 실리콘의 얇은 층 내부에 매립된 작은 면적의 실리사이드 발열 엘리멘트를 만들므로써 응답 시간에 추가적인 개선이 이루어진다. 세 측면들(three sides) 상에서 상기 저항 히터를 둘러싸는, 실리콘의 큰 열 전도성은 공급된 전류가 오프(OFF)로 되었을 때 상기 히터로부터 열을 신속하게 제거하는데 도움을 주며, 실리콘 이산화물 필름들(silicon dioxide films)에 의해서 둘러싸인 저항 박막 히터의 경우와 비교할 때 훨씬 빠른 냉-온 온도 싸이클링(hot-cold temperature cycling)을 가능하게 한다.

과도하지 않은 온-상태 손실(no excess ON-state loss):

광 모드(the optical mode)를 딥 리브 도파관 코어(deep rib waveguide core) 내로 강하게 한정(confinement)하면 아무런 광 손실을 유발함이 없이 실리사이드 히터 스트립(strip)을 도파관의 에지에 매우 근접하게(~0,5μm) 가져올 수 있다. 또한, SOI 나노포토닉 디바이스를 제어하는데 열광 효과(thermooptic effects)를 이용하기 때문에, 상기 히터가 온(ON)이 될 때, 즉 전류가 상기 히터를 통해서 흐를 때, 상기 도파관에서 유발되는 과도한 손실은 없다. 이는, 실리콘 굴절율에서 변화를 가져오기 위해 도파관 내로 자유 캐리어들(free carriers)이 주입되는, 전자광(electrooptic) SOI 나노포토닉 디바이스들의 경우와는 대조적이다. 이들 자유 캐리어들의 존재는 상당한 광 손실을 유발한다.

여기서 개시한 실리사이드 열 히터 디자인을 이용하면, 표준이 아닌 프로세싱을 요구하지않으면서, 표준 CMOS 드라이브 일렉트로닉스(standard CMOS drive electronics)와 원할하게(seamlessly) 집적되고 응답 시간도 빠른 열광학적으로(thermooptically) 작동되는 광 회로 스위치들(optical circuit switches)을 만들 수 있다.

도 6을 참조하면, 도 6은 응용들/디바이스들에 일반화된 실리사이드 열 히터 형태(geometry)의 한 예를 도시한다. 이 예에서 두 개 혹은 그 이상의 나노포토닉 리브 도파관들(604)는 다른 도파관과 아주 근접하여(in close proximity) 위치하지만 독립적으로 작동된다. 도 6은 독립된 실리사이드 히터들(606) 및(607)을 갖는 한 쌍의 나노포토닉 리브 도판관들(604)를 보여준다. 도파관들(604)는 실리콘 층(602)를 에치하여 만들어진 갭(a gap)(605) 만큼 광적으로(optically) 서로 분리된다. 갭(605)의 폭이 충분히 작으면(appreciably small), 분리된(discrete) 도파관들(604) 사이에 아주 적은(evanescent) 커플링이 일어날 수 있다. 완전히 커플링이 없는 디바이스를 원하는 경우에는, 갭(605)의 폭을 도파관 모드들이 더 이상 서로 작용하지 않을 만큼 충분히 크게 하면 된다. 또한, 완전히 에치된 갭(605)는, 열 누설(thermal crosstalk)없는 각각의 개별 도파관의 독립적 가열을 위해, 두 개의 도파관들(604) 사이에 열 저항을 증가시킨다.

이들 독립적으로 조정이 가능하게(tunable) 커플된 도파관들을 사용하면, 열적으로 조정가능하고 재구성이 가능한(reconfigurable) 광 디바이스들, 예를 들어 디렉션널 커플러들(directional couplers), 파우어 스프리터들(power splitters), 인터페로미터들(interferometers), 페이즈 시프터들(phase shifters), 스위치들(switches) , 및 필터들( filters)(이것에 한정하지 않음), 의 제조가 가능하다. 이들 디바이스들의 콤팩트니스(compactness)는, 완전히 에치된 갭(605)에 의해서 제공된 열 누설로부터 고립(isolation)뿐만 아니라, 실리사이드 히터 디자인의 마이크론-크기 국부적 핫 스팟(micron-scale localized hot spot)에 의해서 유지된다(preserved).

도 7을 참조하면, 도 7은 본 발명의 다른 실시 예에 따라 광 전자 디바이스(500)을 제조하는 방법(700)에 관한 플로 차트를 보여준다. 스텝(702)에서, 실리콘 층(502)는 산화물 층(508) 위에 디포짓된다. 스텝(704)에서, 실리콘 층(502)는 추가적으로 프로세스 되는데, 즉 산화물 층(508) 위의 실리콘 층(502)의 딥 리브 광 도파관(504) 중앙(center)을 에칭한다. 상기 도파관은 굴절율을 가지고 있다. 도파관(504)에서 에치되지 않은, 실리콘의 얇은 조각(thin slab)은 도파관 코아 영역 주변에 남는다. 여기서 주목할 것은 스텝(704)는 도파관(504)를 추가적으로 만들기 위해 변경될 수 있다는 것이다.

스텝(706)에서, 얇은 발열 실리사이드 엘리멘트(506)이 도파관(504)와 수평적으로 인접하게 매우 근접하여 만들어지는데, 이는 굴절율이 발열 엘리멘트(506)에 의해서 생성되는 열의 변화의 함수로서 변화하도록 하기 위함이다. 스텝(708)에서 작은 갭(505)가 히터(506) 및 도파관(504)의 에지 사이에 남겨진다. 다수의 도판관을 갖는 실시 예들을 위해, 갭(505)이 실리콘(502)에 에치에 의해서 만들어진다.

여기서 설명한 플로 다이어그램은 단지 하나의 예로서 든 것이다. 본 발명의 정신을 벗어남이 없이 여기서 설명한 이 다이어그램 혹은 스텝들에 대한 변경이 가능하다. 예를 들어, 상기 스텝들은 다른 순서로 수행될 수 있기도 하고, 혹은 스텝들이 추가되거나, 삭제되거나, 혹은 변경될 수도 있다. 모든 이러한 변경들은 청구된 발명의 일부로 간주된다.

지금까지 본 발명의 바람직한 실시 예들에 관하여 설명하였지만, 당업자가 현재 그리고 미래에 첨부된 청구항들의 범위에 포함되는 다양한 개선들 및 향상들을 만들 수 있을 것으로 이해된다. 첨부된 청구항들은 지금까지 설명한 본 발명에 대한 적절한 보호를 제공할 목적으로 작성되었다.