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N沟道射频LDMOS器件及制造方法

阅读：1016发布：2020-11-01

专利汇可以提供N沟道射频LDMOS器件及制造方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种N 沟道射频LDMOS器件，所述的N沟道射频LDMOS器件的漏区漂移区具有非均匀掺杂区，法拉第屏蔽结构分为上下两层，第一层法拉第屏蔽结构采用梳齿状或筛网状结构，不覆盖法拉第屏蔽结构的区域与所述非均匀掺杂区重合，第二层法拉第屏蔽层位于第一层法拉第层上方，两法拉第屏蔽层通过金属接触连线连接并通过电下沉通道连接到衬底。第一层法拉第屏蔽层使导通电阻、栅极与漏极间寄生电容及漏极与源极间寄生电容之间达到良好平衡，第二层法拉第屏蔽层进一步减少栅极与漏极间的寄生电容，器件的导通电阻、击穿电压和频率特性间可获得良好的平衡。本发明还公开了所述N沟道射频LDMOS器件的制造方法。，下面是N沟道射频LDMOS器件及制造方法专利的具体信息内容。

权利要求

1.一种N沟道射频LDMOS器件，位于衬底上的外延层中，具有相互抵靠接触的体区及漏区漂移区，所述射频LDMOS器件的源区位于体区中，漏区位于漏区漂移区中，体区一侧具有连接源区及衬底的电下沉通道，器件表面具有栅氧化层及栅极，其特征在于：
所述N沟道射频LDMOS器件的漏区漂移区中还具有非均匀掺杂区；栅极上方具有法拉第屏蔽结构，法拉第屏蔽结构分为上下两层，第一层法拉第屏蔽层位于多晶硅栅极上方，与多晶硅栅极之间间隔介质层；第二层法拉第屏蔽层位于第一层法拉第屏蔽层的上方，覆盖第一层法拉第屏蔽层，之间间隔介质；第一层法拉第屏蔽层与第二层法拉第屏蔽层通过金属连线连接，并连接到N沟道射频LDMOS器件的源极与衬底之间的电下沉通道上；所述的漏区漂移区中的非均匀掺杂区是靠漏区为矩形注入区，矩形注入区与栅极之间的区域呈横向或者纵向的多个条状注入，或者是方块矩阵的注入区域；所述的第一层法拉第屏蔽层是采用纵向，或者横向的梳齿状结构，或者是筛网状结构；未覆盖法拉第屏蔽层的区域需与漏区漂移区的非均匀掺杂区重合，即第一层梳齿状或者筛网状的法拉第屏蔽层，梳齿之间的空隙或筛网状空隙正好露出其下方呈多个条状分布或方块矩阵的非均匀掺杂区，梳齿结构与条状相互啮合，或者筛网状结构与下方的方块矩阵非均匀掺杂区互补吻合。
2.如权利要求1所述的N沟道射频LDMOS器件的制造方法，其特征在于：包含如下工艺步骤：
第1步，在外延中完成体区注入，外延表面制作完成N沟道射频LDMOS器件的栅极，进行漏区漂移区注入；
第2步，进行源区及漏区的接触注入，淀积绝缘介质层，制作第一层法拉第屏蔽层；绝缘介质层是由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米；所述法拉第屏蔽层是由重掺杂的多晶硅或金属形成，厚度为0.1～1微米；法拉第屏蔽层漏侧延伸末端与漏端接触孔间隔的距离为1～10微米；第一层法拉第屏蔽层采用横向或纵向的梳齿状或筛网状结构，保证未覆盖屏蔽层的区域与漂移区中非均匀漂移区掺杂的区域重合；
第3步，淀积绝缘介质层，制作第二层法拉第屏蔽层；
第4步，制作金属接触连接，将第一层及第二层法拉第屏蔽层以及源区、体区以及衬底短接。
3.如权利要求2所述的N沟道射频LDMOS器件的制造方法，其特征在于：所述第1步中，当N沟道射频LDMOS器件采用的外延为N型外延时，外延层厚度为1～10微米，掺杂元素为磷或砷，杂质体浓度为1.0x1015～1.0x1017原子/立方厘米；当器件采用P型外延层时，外延层厚度为1～10微米，掺杂元素为硼，杂质体浓度为1.0x1015～1.0x1017原子/立方厘米；在漏端一侧再进行注入，注入区域覆盖从栅极到漏极的整个漂移区，作为主要承压区，掺杂元素为磷或砷，注入剂量为1.0x1012～1.0x1014原子/平方厘米，注入能量为100～500KeV；在主承
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压区基础上，再进行非均匀掺杂漂移区注入，注入杂质为磷或砷，注入剂量为1.0x10 ～
1.0x1014原子/平方厘米，注入能量为30～300KeV，注入区域为靠漏区为矩形注入，靠栅极区为横向或纵向的条状或方块矩阵分布，注入区宽度为0.5～2微米，注入区间距为0.5～2微米；注入完成后，经热过程激活杂质，采用快速退火，温度为900～1200摄氏度，时间为10～
30秒，或者采用扩散退火，温度为900～1000摄氏度，时间为30～60分钟，完成非均匀掺杂的漂移区。
4.如权利要求2所述的N沟道射频LDMOS器件的制造方法，其特征在于：所述法拉第屏蔽层的多晶硅掺杂的杂质为磷，或砷，或硼，杂质体浓度为1.0x1018～5.0x1020原子/立方厘米，金属层采用的材料包含铝、铜、钨、钛、钽、钼、铂中的任意一种或几种形成的复合层。
5.如权利要求2所述的N沟道射频LDMOS器件的制造方法，其特征在于：所述第3步中，绝缘介质层是由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米；所述法拉第屏蔽层是由重掺杂的多晶硅或金属形成，厚度为0.1～1微米；法拉第屏蔽层漏侧延伸末端与漏端接触孔间隔的距离为1～10微米。
6.如权利要求5所述的N沟道射频LDMOS器件的制造方法，其特征在于：所述法拉第屏蔽
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层的多晶硅掺杂的杂质为磷，或砷，或硼，杂质体浓度为1.0x10 ～5.0x10 原子/立方厘米，金属层采用的材料包含铝、铜、钨、钛、钽、钼、铂中的任意一种或几种形成的复合层。
7.如权利要求2所述的N沟道射频LDMOS器件的制造方法，其特征在于：所述第1至第4步工艺方法是用于硅基器件，或者是化合物半导体器件。

说明书全文

N沟道射频LDMOS器件及制造方法

技术领域

[0001] 本发明涉及半导体集成电路制造领域，特别是指一种N沟道射频LDMOS器件，本发明还涉及所述N沟道射频LDMOS器件的制造方法。

背景技术

[0002] 高压射频领域中，常使用射频LDMOS（LDMOS：Lateral Double-diffused Metal oxideSemiconductor field effect Transistor:横向双扩散场效应晶体管），因为此类器件具备良好的耐压能力和频率特性。为进一步提高器件的可靠性和降低器件的寄生电容，常在器件中采用法拉第屏蔽层。如图1所示，是为传统的射频LDMOS器件结构剖面图，衬底1上具有外延层2，源区4和漏区5分别位于体区10和漂移区11中，体区10和漂移区11交界处硅表面具有栅氧8及多晶硅栅极7，法拉第屏蔽层6即位于多晶硅栅极7之上，且法拉第杯与多晶硅栅极7之间间隔介质层14。法拉第屏蔽层6通过金属接触连线9与源区4及电下沉通道3连接，电下沉通道3连接衬底1。法拉第屏蔽层6可将器件内部的强电场位置从栅极边缘移至屏蔽层下方，在高压应用时可减少热载流子注入栅极，从而提高器件的可靠性。同时，法拉第屏蔽层6也可大幅度降低栅极与漏极间的寄生电容（Cgd）即米勒电容，提高器件的频率特性。但法拉第屏蔽层6会在器件漂移区11表层产生空间电荷区12（图中虚线处所示），形成一垂直于电流通路的电场，空间电荷区12会压缩电流通路的面积，垂直电场会降低载流子迁移率，因此器件的导通电阻会提高，电流驱动能力将下降。同时，法拉第屏蔽层6与衬底1短接，屏蔽层下方产生的空间电荷12会增加器件的漏极与源极间的寄生电容（Cds），不利于器件的频率特性。进一步提高漂移区掺杂浓度，可改善器件的电流驱动能力，但器件的击穿电压又会下降。因此，如何在器件的导通电阻、击穿电压和频率特性间获得良好的平衡，就显得尤为重要。

发明内容

[0003] 本发明所要解决的技术问题在于提供一种N沟道射频LDMOS器件，提高器件击穿低压及频率特性，降低导通电阻。

[0004] 本发明所要解决的另一技术问题在于提供所述N沟道射频LDMOS器件的制造方法。

[0005] 为解决上述问题，本发明所述的N沟道射频LDMOS器件，位于衬底上的外延层中，具有相互抵靠接触的体区及漏区漂移区，所述射频LDMOS器件的源区位于体区中，漏区位于漏区漂移区中，体区一侧具有连接源区及衬底的电下沉通道，器件表面具有栅氧化层及栅极。

[0006] 所述N沟道射频LDMOS器件的漏区漂移区中还具有非均匀掺杂区；栅极上方具有法拉第屏蔽结构，法拉第屏蔽结构分为上下两层，第一层法拉第屏蔽层位于多晶硅栅极上方，与多晶硅栅极之间间隔介质层；第二层法拉第屏蔽层位于第一层法拉第屏蔽层的上方，覆盖第一层法拉第屏蔽层，之间间隔介质；第一层法拉第屏蔽层与第一层法拉第屏蔽层通过金属连线连接，并连接到N沟道射频LDMOS器件的源极与衬底之间的电下沉通道上。

[0007] 进一步地，所述的漏区漂移区中的非均匀掺杂区是靠漏区为矩形注入区，矩形注入区与栅极之间的区域呈横向或者纵向的多个条状注入，或者是方块矩阵的注入区域。

[0008] 进一步地，所述的第一层法拉第屏蔽层是采用纵向，或者横向的梳齿状结构，或者是筛网状结构；未覆盖法拉第屏蔽层的区域需与漏区漂移区的非均匀掺杂区重合，即第一层梳齿状或者筛网状的法拉第屏蔽层，梳齿之间的空隙或筛网状空隙正好露出其下方呈多个条状分布或方块矩阵的非均匀掺杂区，梳齿结构与条状相互啮合，或者筛网状结构与下方的方块矩阵非均匀掺杂区互补吻合。

[0009] 为解决上述问题，本发明提供所述的N沟道射频LDMOS器件的制造方法，包含如下工艺步骤：

[0010] 第1步，在外延中完成体区注入，外延表面制作完成N沟道射频LDMOS器件的栅极，进行漏区漂移区注入；

[0011] 第2步，进行源区及漏区的接触注入，淀积绝缘介质层，制作第一层法拉第屏蔽层；

[0012] 第3步，淀积绝缘介质层，制作第二层法拉第屏蔽层；

[0013] 第4步，制作金属接触连接，将第一层及第二层法拉第屏蔽层以及源区、体区以及衬底短接。

[0014] 较佳地，所述第1步中，当N沟道射频LDMOS器件采用的外延为N型外延时，外延层厚15 17
度为1～10微米，掺杂元素为磷或砷，杂质体浓度为1.0x10 ～1.0x10 原子/立方厘米；当器件采用P型外延层时，外延层厚度为1～10微米，掺杂元素为硼，杂质体浓度为1.0x1015～
1.0x1017原子/立方厘米；在漏端一侧再进行注入，注入区域覆盖从栅极到漏极的整个漂移区，作为主要承压区，掺杂元素为磷或砷，注入剂量为1.0x1012～1.0x1014原子/平方厘米，注入能量为100～500KeV；在主承压区基础上，再进行非均匀掺杂漂移区注入，注入杂质为磷或砷，注入剂量为1.0x1013～1.0x1014原子/平方厘米，注入能量为30～300KeV，注入区域为靠漏区为矩形注入，靠栅极区为横向或纵向的条状或方块矩阵分布，注入区宽度为0.5～
2微米，注入区间距为0.5～2微米；注入完成后，经热过程激活杂质，采用快速退火，温度为
900～1200摄氏度，时间为10～30秒，或者采用扩散退火，温度为900～1000摄氏度，时间为
30～60分钟，完成非均匀掺杂的漂移区。

[0015] 较佳地，所述第2步中，绝缘介质层是由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米；所述法拉第屏蔽层是由重掺杂的多晶硅或金属形成，厚度为0.1～1微米；法拉第屏蔽层漏侧延伸末端与漏端接触孔间隔的距离为1～10微米；第一层法拉第屏蔽层采用横向或纵向的梳齿状或筛网状结构，保证未覆盖屏蔽层的区域与漂移区中非均匀漂移区掺杂的区域重合。

[0016] 较佳地，所述多晶硅掺杂的杂质为磷，或砷，或硼，杂质体浓度为1.0x1018～5.0x1020原子/立方厘米，金属层采用的材料包含铝、铜、钨、钛、钽、钼、铂中的任意一种或几种形成的复合层。

[0017] 较佳地，所述第3步中，绝缘介质层是由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米；所述法拉第屏蔽层是由重掺杂的多晶硅或金属形成，厚度为0.1～1微米；法拉第屏蔽层漏侧延伸末端与漏端接触孔间隔的距离为1～10微米。

[0018] 较佳地，所述多晶硅掺杂的杂质为磷，或砷，或硼，杂质体浓度为1.0x1018～5.0x1020原子/立方厘米，金属层采用的材料包含铝、铜、钨、钛、钽、钼、铂中的任意一种或几种形成的复合层。

[0019] 较佳地，所述第1至第4步工艺方法是用于硅基器件，或者是化合物半导体器件。

[0020] 本发明所述的N沟道射频LDMOS器件，器件的漂移区采用非均匀掺杂，可在击穿电压和导通电阻间获得良好的平衡；第一层法拉第屏蔽层采用梳齿状或筛网状结构，未覆盖屏蔽层的区域与漂移区中非均匀掺杂的区域重合，可在导通电阻、栅极与漏极间寄生电容及漏极与源极间寄生电容之间达到良好平衡；覆盖第二层屏蔽层，可进一步减少栅极与漏极间寄生电容，器件的导通电阻、击穿电压和频率特性间可获得良好的平衡。附图说明

[0021] 图1是传统RFLDMOS的结构示意图；

[0022] 图2～11是本发明各工艺步骤示意图；

[0023] 图12是本发明所述的工艺流程示意图。

[0024] 附图标记说明

[0025] 1是衬底，2是外延，3是电下沉通道，4是源区，5是漏区，6是法拉第屏蔽层，7是多晶硅栅极，8是栅氧化层，9是金属接触连线，10是体区，11是漏区漂移区或主承压区，12是空间电荷区，13是背面金属，14是绝缘介质层，15是非均匀掺杂区。

具体实施方式

[0026] 本发明所述的N沟道射频LDMOS器件的结构如图11所示，位于衬底1上的外延层2中，具有相互抵靠接触的体区10及漏区漂移区（主承压区）11，所述射频LDMOS器件的源区4位于体区10中，漏区5位于漏区漂移区11中，体区10一侧具有连接源区4及衬底1的电下沉通道3，器件表面具有栅氧化层8及栅极7。

[0027] 所述N沟道射频LDMOS器件的漏区漂移区11中还具有非均匀掺杂区15；栅极7上方具有法拉第屏蔽结构6，法拉第屏蔽结构分为上下两层，第一层法拉第屏蔽层6位于多晶硅栅极7上方，与多晶硅栅极7之间间隔介质层14；第二层法拉第屏蔽层位于第一层法拉第屏蔽层的上方，覆盖第一层法拉第屏蔽层，之间间隔介质14；第一层法拉第屏蔽层与第二层法拉第屏蔽层通过金属连线9连接，并连接到N沟道射频LDMOS器件的源极4与衬底1之间的电下沉通道3上。

[0028] 本发明所述的N沟道射频LDMOS器件的制造方法，主要包含如下几个步骤：

[0029] 第1步，如图2所示，采用传统工艺完成器件的栅极7和体区10的制作，进行漂移区11注入，形成非均匀掺杂。若器件采用的是N型外延层，则外延层2厚度为1到10微米，掺杂元素为磷或砷，杂质体浓度1.0x1015～1.0x1017原子/立方厘米，作为主要承压区（漏区漂移区）11。若器件采用P型外延层，则外延层厚度为1到10微米，掺杂元素为硼，杂质体浓度为
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1.0x10 ～1.0x10 原子/立方厘米，在漏端5一侧再进行注入，注入区域覆盖从栅极7到漏极5的整个漂移区，作为主要承压区，掺杂元素为磷或砷，注入剂量为1.0x1012～1.0x1014原子/平方厘米，注入能量为100～500KeV。在主承压区11基础上，再进行非均匀漂移区15掺杂注入，注入杂质为磷或砷，注入剂量为1.0x1013～1.0x1014原子/平方厘米，注入能量为30～
300KeV，注入区域为横向或纵向的多个条状或方块矩阵分布，图3、图4、图5分别是所述第1步完成后的器件俯视图，展示了3种注入形态的实施例，其中图3及图4是形成掺杂注入多个条状分布的形态，且远离栅极的区域是形成矩形注入，靠近栅极的区域是采用多个横向的条状或纵向的条状，图5则采用了一种方块矩阵的分布。注入区宽度为0.5～2微米，注入区间距为0.5～2微米。注入完成后，经热过程激活杂质，可采用快速退火，温度为900～1200摄氏度，时间为10～30秒，也可采用扩散退火，温度为900～1000摄氏度，时间为30～60分钟，完成非均匀掺杂区15。

[0030] 第2步，如图6所示，完成源漏接触注入，淀积绝缘介质层14，形成第一层法拉第屏蔽层6。绝缘介质层可由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米，法拉第屏蔽层6可由重掺杂的多晶硅或金属形成，厚度为0.1～1微米，多晶硅可掺入磷、砷18 20
或硼，杂质体浓度为1.0x10 ～5.0x10 原子/立方厘米，金属层可采用铝、铜、钨、钛、钽、钼、铂等金属中的任意一种或几种形成的复合金属层。法拉第屏蔽层6采用横向或纵向的梳齿状或筛网状结构，未覆盖屏蔽层的区域与漂移区中非均匀漂移区掺杂的区域15重合，即第一层梳齿状或者筛网状的法拉第屏蔽层6，梳齿之间的空隙或筛网状空隙正好露出其下方呈多个条状分布或方块矩阵的非均匀掺杂区，梳齿与条状相互啮合，或者筛网状与下方的方块矩阵非均匀掺杂区15互补吻合。如图7、图8、图9所示，图7及图8分别与上述的图3及图4对应，图9与上述的图5对应，分别表示横向梳齿状的法拉第屏蔽层、纵向的法拉第屏蔽层以及筛网状结构的法拉第屏蔽层。

[0031] 第3步，如图10所示，淀积绝缘介质层14，形成第二层法拉第屏蔽层6。绝缘介质层14可由氧化硅、氮化硅、氮氧化硅或三者的组合形成，厚度为0.5～2微米，法拉第屏蔽层6可由重掺杂的多晶硅或金属形成，厚度为0.1～1微米，多晶硅可掺入磷、砷或硼，杂质体浓度为1.0x1018～5.0x1020原子/立方厘米，金属层可采用铝、铜、钨、钛、钽、钼、铂等金属中的任意一种或几种形成的复合金属层。

[0032] 第4步，如图11所示，通过金属接触9将两层法拉第屏蔽层6与源极4、体区10及衬底1短接，完成器件制作。第一层法拉第屏蔽层6靠近漏侧延伸末端与漏端接触孔9间隔的距离A为1～10微米，第二层法拉第屏蔽层6靠近漏端5一侧的延伸末端与漏端接触孔9间隔的距离B为1～10微米。两个间距A、B需要保证法拉第屏蔽层6与金属接触9之间的绝缘层具有足够的耐压能力。

[0033] 以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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