本发明主要涉及在模拟或数字应用的情况下，具有双极或单极电流的半导体结构，其中，通过把电压加至控制电极而产生的电场对电流进行调制。本发明尤其涉及两种类型场效应晶体管结构，一种是双注入场效应晶体管（DIFET），另一种是纵向调制注入晶体管（VMIT）。它们都有一个处于两个或更多的电流通路电极之间的本征半导体区或掺杂半导体区，或者主体区，还至少有一个位于本征半导体区之中或邻近之处的栅或控制电极，通过加至控制电极的电压，来对电流通路电极之间流动的双极性或电极性电流进行调制或开关。

过去几十年半导体技术的迅猛发展已产生了各种各样的晶体管器件，几乎所有器件都是通过加到第三端的信号使流过器件两端的电流能得到控制。双极晶体管包括一个由第一导电型材料形成的发射极，一个由第二导电型材料形成的基极和一个由第一导电型材料形成的集电极。日本应用物理期刊714～715页（1984年9月）描述了对至少一个非晶硅（a-si）双极晶体管做的研究试验。

工艺技术已经生产了许多场校应晶体管（FETs）。在典型的场效应晶体管中，有源区或FET导电沟道中的电流仅由一种极性的载流子形成也即，电流中的另一种极性的载流子的数量（要是有的话，在使用时也是微不足道的，结型场效应晶体管（JFET）利用加到栅电极极的电压来改变栅极和导电沟道之间形成的反向p-n结的耗尽层宽度。借助于加至栅极的电压改变沟道耗尽的百分比，可以对沟道的电导率进行调制。一种类似的器件叫做金属半导体FET或叫做MESFET，它有金属制成的栅极电极，这种金属与导电沟道的半导体材料形成肖特基势垒。还有一种 FET也是为人所共知的，这种FET的栅极电极由一绝缘体与半导体沟道相隔离。人们最熟悉的绝缘栅晶体管可能就是金属氧化物半导体FET（MOSFET）了，它的金属栅极由二氧化硅绝缘体与半导体沟道相隔离。

与本发明背景相关的是那些早期FET，其中，连在两个电流通路电极间的半导体材料具有足够的导电性，以便在控制电极不施加电场时，也能使电流通。这种晶体管包括上述JFETs和MESFETs，它们的耗尽区是由晶体管的半导体沟道区和栅极电极接触而形成的，并且，耗尽区可以借助于将控制电压加至栅极电极的方法而被扩展或收缩。

有点儿类似的器件是耗尽型MOS晶体管，它和上述JFET和MESFET的不同之处在于其栅极电极是与其半导体沟道电绝缘的。但是，与之相似的是，那些器件中的半导体沟道在没有电压加至栅极电极时一般处于“开”或导通状态，而且它需要把电压加至栅电极使沟道的费未能级产生移动，从而耗尽多数载流子的沟道，并关断晶体管使其处于不导通状态。

上述MOSFETs也可以增强型模式工作，其中，电压加至栅极以在源、漏极之间的掺杂衬底中感应出少数载流子的沟道，从而使少数载流子响应加至源、漏极的电压而在其中流动。人们发现增强型MOSFETs有着广泛的应用，例如，它是制做CMOS器件的积木块。

过去三十年中已经公开了各种在晶体管内部的两个载流电极间具有栅极的晶体管结构。在美国专利3，385，731号（P.K.Weimer    1968年）中，公开了一种薄膜晶体管，它有一淀积于半导体材料（如硫化镉）在体外部的绝缘栅，以及位于半导体在体顶部及底部的金属载流电极。在S.特斯勒（S.Teszner）和R.吉克尔（R.Gicquel）1964年在IEEE学报52卷1502～1513页上发表了题为“栅极晶体管-一种新型场效应器件”的文章，其中便及了若干外延生长多沟道FET，其中每一种 都有埋入的栅极并提供了在加负和正栅压时，漏极电流相对于漏极电压的特性曲线。栅极由扩散后的与它所埋入的半导体类型相反的半导体构成。R.朱利格（R.Zuleeg）1967年曾在“固态电子学”第10卷559～576页中以“多沟道场效应晶体管理论和实验”为题发表文章对单极多沟道FET的实验和理论结果进行了论述，这种单极多沟道FET有一从利用扩散，遮掩和连续外延生长形成的单晶衬底构成的纵向沟道。C.O.保佐勒（C.O.Bozler）等人在国际电子器件会议IEEE技术汇编（1979）的384～387页，以“可穿透基区晶体管的制作和微波性能”为题发表文章描述了具有埋置的基极电极的晶体管。它与上述MESFET的基本概念有些相似。它是一种纵向结构，有一个位于发射极接触顶部的单晶n型砷化镓衬底，一个位于衬底上的n型单晶砷化镓层和一淀积于n型层上的金属钨薄层。钨层和n型砷化镓形成肖特基势垒。利用X射线平面印刷术将钨膜做成图形以制做出极精细的槽口，把槽口之下部分n型层暴露出来。然后采用外延生长在具有图形的金属膜上生成n型单晶砷化镓，从而将金属层下方的n型砷化镓形成导电通路延续下去。此后，在n型层顶部设置一集电极接触。采用X射线印刷可使钨膜中槽口间的间距足够窄，所以在钨和n型砷化镓之间界面处形成的肖特基势垒构成延伸穿过金属膜槽口的势垒。该势垒大大减小了器件发射极和集电极之间的电流流动。但是，把正电压加到金属层上，就可大大减少穿过槽口延伸的肖特基势垒的宽度和强度，这将大大增加发射极和集电极间的电导率。因此，通过将电压加至钨层使其作为一种栅极电极，就能调制发射极和集电极间沟道的电导率。

J。尼萨渣哇（J.Nishazawa）等人1975年在IEEE会刊ED-22卷185～197页，以“场效应晶体管与模拟晶体管（静电感应晶体管）”为题拟文论及了具有外延生长栅极的另一种FET。其中的一个方案，必须将一负偏压加至栅极，以夹断源极和漏极之间的纵向沟道;在另一方案 中，不用任何栅偏压便可夹断纵向沟道。B.J.白力嘎（B.J.Baliga）1984年在美国申请的专利（4，466，173号）公开了一种全单晶FET，它的埋入的栅极是通过刻蚀出深槽，并利用平面外延生长用相反导电类型的硅把它们填满而形成的。

上述的尼萨渣哇等人所写文献还公开了一种可控硅整流器，它是用静电感应晶体管（SIT）的原理构成的，它包括一正向偏置的二极管，该二极管具有在管子n型半导体部分埋入的线型或网型栅极。D.E.赫思顿（D.E.Houston）等人曾在1976年的IEEE会刊ED-23卷905～911页，以“一种场终端二极管”为提拟文论及了两种类似的可控硅整流器，它们叫做场终端二极管（FTD）和场控制可控硅整流器（FCT）。这三种终端器件都有P+阳极和n-基区以及n+阴极。FCT包括一个掩埋在n基区中的P型栅极。FTD包括一个与n-基区相邻的P型栅极。两种器件都是利用标准的光刻、扩散和外延技术以单晶形式制成的。当器件处于接通状态时，阳极和阴极结处于正向偏置而栅极接触开路。注入阳极和阴极之间n-基区的空穴和电子降低了它的阻抗从而导致一低的电压降状态。为了关断器件，需相对于阴极将反向偏置加至栅极。由于栅极是空穴的有效的收集器，因而从阳极流向阴极的电流转移到栅极。然而，所公开的FTD并不能完全中断电流，这是因为电阻沿管子的指状物长度降低这就限制了栅极能流过的电流量。如果所加的栅极偏压足够大，则与栅极相邻的n型材料便耗尽了自由载流子，从而耗尽区在阴极下相遇，而形成势垒。因此所建立的势阱对电子是一个屏障，它防止电子注入阴极。在没有电子源时，空穴不能被注入阳极，因此器件保持在正向阻断状态。B.J.白力嘎1979年在固态电子学第22卷237～239页，以“纵向沟道场控可控硅整流内的特性与栅极深度之关系”为题发表的文章报道了由于这种器件中栅极深度的增加，导致了微分阻断增益的指数增加并显著减小了关断时间。

单结晶体管是一种在关断时呈高阻，而在接道时呈低阻的三端器件。它有一发射结和两个基极欧姻接触，它们都与半导体材料主体相接触，该主体可以是n型的。发射结（通常处于反向偏置）在正向偏置时将空穴注入半导体主体，从而借助于增加发射结和处于更负偏置状态下的基区之间的地段的电导率而接通器件。

与单结晶体管相同，上述可控硅整流器件利用的电流至少在该器件的部分有源区中是由数量在操作时都很重要的两种极性的载流子构成的。然而，这些可控硅整流器只能在耗尽模式下工作，即由栅极施加的电场只用来减少总电流，该电流是在未加电场时流动的电流。

正如由近年半导体工业的飞速发展所证明的那样，上述晶体管器件在许多方面是很有用的。然而，上述晶体管技术中，大部分还具有缺点。例如，当今做出的绝大多数晶体管是由单晶半导体材料制造的，它常常只可在单晶衬底上形成。目前的单晶衬底在直径上被限制得比6英寸不大多少，这就大大限制了单晶晶体管在甚大规模集成电路上的应用，例如，在大面积平板显示器或超大规模的集成电路生产中的需要。大多数上面所述的晶体管是在固态电子学的文献中给出和讨论过的单晶器件。因此，它们都受到这样和那样的限制。例如，上述穿透基极晶体管不仅限于在单晶衬底上制作，而且为了在栅极电极上形成的金属指状物之间和之上形成其单晶导电沟道，还要求使用相当复杂、缓慢、高温的外延生长过程。

在制造非晶半导体材料（例如，非晶硅合金）的晶体管方面已作了很多努力。由术语来说，“非晶”（amorphous）是指具有长程无序的合金或材料，尽管它有时具有较短的中程有序或甚至有时含有晶状物（它们有时被称作微晶材料）。这种晶体管通常是由淀积的导电，绝缘和非晶的半导体材料的薄膜形成的，因此经常称之为薄膜晶体管，或TFTs。这种TFTs通常是其栅极与两个电流通路电极间的导电沟道绝缘的晶体管，其中为了移动导电沟道的费米能级以致使一般不导通的沟道通，必须在栅 极上加一个足够的电压。本发明的受让人在发展TETs技术方面已作出了贡献，例如，参见美国专利号4，543，320和4，547，789，英国专利号2，067，353和于1986年1月2日公开的欧洲专利申请序号0166261。这些美国专利是很有用的，因为在其它的要点当中，他们公开了具有非晶硅合金导电沟道的纵向晶体管和由非晶硅合金制造的平面型TFTs。

虽然本发明受让人以前公开的TFTs和其它晶体管都具有不要求单晶衬底和不使用外延生长的极大优点，但是这种器件仍需要继续提高速度，提高电流载流能力，改进总性能、可靠性并使制造简便。这就是作出本发明的主要原因。

如上所述，常规的场效应晶体管典型的工作是通过调节在沟道中单报性载流子浓度，或是由能带弯曲改变载流子体浓度（如在MOSFET中），或个夹断正常的沟道截面（如在JFET或MESFET中）来进行的。通过理论上的计算机模拟和实际上制造固态器件，我们已证明采用一种沿着电流通路延伸的电场，以及一种独特的垂直射入电流通路的电场，可以调节双极性电流的密度和/或截面，它可以被认为是电子和空穴的等离子体。

我们的新电子器件最好做成在载流电极之间半导体材料主体中具有双极性电流的场效应管。因此，新的FET可被称之为双注入FET或DIFET。当在DIFET器件的控制电极上（该电极最好为绝缘的栅极），施加一个电压时，在该器件的半导体主体中的双极电流易于受上述电压产生电场的控制。由几何形状和结构所决定的DIFETs可以按增强型模式，耗尽型模式，或两种模式一起进行工作。本概述将简单介绍我们新的器件的一些可能的结构和工作模式。

本发明提供的固态电子器件，具有第一和第二电极安排在第一和第二电极之间形成电流通路的半导体材料主体，以及响应于外加电压使双极性电流注入电流通路的装置。在几个最佳实施方案中，本电子器件也包括一 个电场装置，其目的是基本上沿着电流通路长度方向施加电场，以增加在电流通道中的双极性电流。这个施加的电场与外加电压所产生的电场不同，并且典型的是基本上与电流通路中双极性电流流动的规定方向垂直，施加的电场可以至少由一个适于接受外加控制电压的电极产生，它最好与加于第一和第二电极的电压无关。控制电极应沿着第一和第二电极之间的电流通路延伸并与其靠得很近。

在几个最佳实施方案中，本发明的电子器件是一个固态发光器件，该器件具有第一、第二电极，在第一、第二电极间的电流通路上形成的半导体材料主体以及一个响应外加电压使双极性电流注入电流通路的装置。这些发光器件也包括一个至少沿着电流通路的一部分施加电场的电场装置，用于在导电通路上产生空穴和电子的辐射复合，导致一个可用强度的光发射。在这些器件中施加的电场与在第一、第二电极间由所加电压感应的电场也有区别。

本发明的各个电子器件均可包括一个势垒装置来减小控制电极和电流通路之间的漏电流。势垒装置可由置于控制电极和电流通路之间的绝缘材料、肖特基势垒、或反向偏置的半导体一半导体结组成。

当通过电场装置施加电场时，同时在第一和第二电极之间施加电压，导电通路的有效电导率则发生改变。具体地说，该电场装置至少使一部分电流通路上的两种极性的载流子密度得到增加。增加的两种极性载流子密度导致第一和第二电极间的电导率增加。根据器件结构，两种极性载流子的密度增加可在第一和第二电极间构成增强型导电沟道。如果该半导体主体有很多缺陷态，则增加的载流子密度会填充导电沟道中的大部分缺陷态。在许多DIFET实施例中，电流通路中的电流将大致等于该电流通路中载流子的复合速率。在DIFET的工作过程中，第一种极性的载流子引起的空间电荷通常会中和至少一部分由第二种相反极性的载流子产生的空间电荷，在增强型DIFET中，沿半导体中所加电场较强的电流通路一 般能产生至少一种极性的载流子的导电沟道。由于中和作用，该导电沟道的深度会增加，通常至少是加倍。另外，双极电流也会因中和作用而增大，并通常会因中和作用而至少加倍。

本发明的若干实施例包括使空间电荷中和最优化的装置。这种最优化装置可包括第一和第二电极的合适的有效面积，或用于从电流通路中抽取一种极性的载流子的电极装置。后一种最优化的装置还可包括第二电极和第一电极与上述电极装置间延伸的电流通路部分之间的预定量的重迭，或包括用于控制第一种极性载流子注入到该电流通路中的注入速率的偏压装置。

我们的发光器件还可包括用于至少在一部分电流通路上产生最佳空间中和的装置。为制出激光器，这种器件还可包括光学谐振腔装置，它包括光学谐振腔，用于产生该谐振腔中激射的光辐射，从而从该器件产生出相干光辐射。该发光器件还可包括用于通过改变所加电场来改变光辐射频率的装置，或通过改变所加电场来改变光辐射振幅的装置。另外，这些发光器件可包括用于电流通路上产生最佳空间中和以增加辐射复合的装置。

上述双极载流子注入装置通常包括第一和第二电极，第一和第二电极可各包括重掺杂半导体材料，用于把一种极性的载流子有效地注入上述半导体材料主体中。每个电极也可包括一金属区，该金属区形成了与各自重掺杂半导区的欧姆接触。

本发明还可提供具有新颖结构的一系列场效应晶体管器件，其中许多最好是纵向结构。这些新颖器件大多包括两个电流通路电极，半导体材料本体和一个或多个控制电极。半导体材料主体在两个或多个电流通道电极之间，用于形成这些电极间的单极或双极电流通路，控制电极紧靠该电流通路，用于对该通路施加可控可变电场，从而增加或阻碍通过该晶体管的单极或双极电流。下面描述的这些晶体管的各种实施例可分为两类：具有单极电流的单注入场效应晶体管，和更可取的是，具有双极电流和显著增 强特性的双注入场效应晶体管或DIFET，如下面所要解释的。

在本发明较好的双极实施例中，晶体管可用单晶、多晶、微晶或非晶半导体制作，并可具有横向结构、纵向结构、V型结构或其它适当结构。例如，一种可能的结构或构造为具有横向结构的单片或单晶构造。一般，当采用集成电路技术制作时，这类结构的所有晶体管电极都制作或设置在上表面上。

该双晶体管的另一可能结构和构造是具有纵向结构的非晶构造，它通常被制作衬底上，并包括底电极、淀积在该底电极上近乎于非晶的半导体材料主体和制作在该半导体材料主体上的顶电极。控制电极设在顶和底电极之间，并带有至少一个窗口，半导体材料和一部分所述电流通路通过该窗口延伸。对控制电极进行定位，并适当选择其窗口尺寸，以便能至少在该窗口中的那部分的电流通路上施加可控变化电场，从而通过增强或阻碍顶和底电极间的电流，来控制该电流。如从下面描述可看得更明显的，可以有效地利用双极实施例中的控制电极来调制正和负载流子注入半导体材料的速率，且在单极实施例中可有效地利用该控制电极来调制正或负载流子注入半导体材料的速率。各种纵向实施例可各被称作纵向调制注入晶体管或VMIT。

按所涉及的具体结构，本发明晶体管的双极实施例可工作于增强型、耗尽型、或两种模式。每一种模式下，在控制电极上加上或不加上具体大小的栅电压或一定范围的栅电压基本确定了晶体管电流沟道是否大致导通如上面将要解释的。

在本发明的某些实施例中，适当设计控制电极，使之能产生一种电场，该电场在栅极未加电压的情况下关断晶体管，而在加有栅极电压的情况下使晶体管导通，即增强流经顶和底电极之间的电流。在另一些实施例中，当未加上栅极电压会在一部分电流通路上产生关断晶体管的电场，即阻碍流经顶和底电极间的电流，换言之，这些实施例可用来提供常开或常闭晶 体管。这里用于某些实施例（其中栅极是限制流过晶体管的一个或多个窗口的主电流的物理阻碍）的术语“可控变化阻碍”（impediment）包括工作中的所有这两种类型，这是因为按具体实施例，可通过选择加在栅极上的电压值未增强或阻碍电流量（如同下面要进一步解释的）。

根据本发明的某些实施例，该晶体管包括大致本征的半导体材料主体和两个电流通路电极。这些电极包括：电子注入电极（最好由n半导体材料制作，n+材料倾向于把比空穴多得多的电子注入该本征材料）;空穴注入电极（最好由p+材料制成，p+材料倾向于注入此电子多得多的空穴）。在这类实施例中，连在这两个注入电极间的半导体材料构成双极电流通路，该通路中电子和空穴都对电流有贡献。这种双极晶体管倾向于具有比类似单极晶体管大得多的“导通”电流。在这类双极或双注入实施例中，控制电极与至少一部分并最好是大致全部的双极电流通路相邻接，以向该部分施加可控变化电场，从而对两注入电极间的电子和空穴流产生可控可变的阻碍或增强。在大多数或所有情况下用来对双极电流产生可控变化增强或阻碍的最佳双极实施例是带有上述型式的纵向结构的非晶晶体管。用来在大多数或所有情况下对双极电流产生可控变化增强的最佳实施例结构是非晶、单晶、多晶或微晶横向设置绝缘栅场效应晶体管。

并非所有本发明实施例都是上述双极或双注入型。在单注入实施例（它在此仅被示为纵向结构）中，顶和底电极都具有基本上只把同一种极性的电荷载流子注入电流通路所在的半导体材料主体的特性。本发明的这类实施例也可称为单极实施例。在这类实施例中，两个电流通路电极最好都是n+（或p+）半导体材料，它们与由大致本征的半导体材料构成的电流通路相接触。

在本发明的单注入和双注入实施例中，电流通路所在半导体材料最好都由本征或掺杂半导体材料制作，例如包含作为降低态密度的元素的氢或氟，或最好是同时包含氢和氟两种元素的非晶硅合金。

在本发明的一些实施例中，电极是由此与电流通道上的半导体材料形成整流结的材料制成的。在一些这样的实施例中，电流通路延伸通过在控制电极窗口中一个或多个窗口，这些窗口可以制备得足够窄，以致由控制电极的整流结产生的电场延伸跨过这些窗口，而不用对控制电极施加外部电压。这样的晶体管在其电极不加电压时趋于关断。在其它的实施例中，使用了一层或多层电绝缘的材料将控制电极与电流通路的全部或主要部分隔开。

在本发明的某些纵向实施例中，控制电极上窗口大小、控制电极之间的间隔，和两个电流通路电极分别是这样选择的，控制电极上加电压时，晶体管能从基本上是导通状态变化到基本上是关断状态，反之亦然，此控制电极上所加的电压在由施加到顶部和底部电极的电压限定的范围内。在本发明的某些横向结构的实施例中，在沿电流通路电极之间电流沟道长度上选定的地方邻近电流沟道横向地放置栅电极，也可得到同样的结果。

在本发明的一些纵向实施例中，控制电极包括两层，这两层中一层在另一层之上，并用一层半导体材料将它们相互分隔开，每一控制电极层至少包括一个能让电流通路延伸的窗口。在这样的实施例中，在两层控制电极中的窗口可相互交错隔开以提高通过窗口的通道的有效长度。如果需要的话，两层之间的通道部分地也可制备得比两层之中的任何一层上的窗口窄得多。在本发明的一些横向实施例中，控制电极可包括两个与导电沟道相邻的相互隔开的水平条或区，它们与沟道长度方向垂直从而获得基本上与如上所述的在控制电极中具有两层的器件的同样的结果。

在本发明的其它补充的实施例中，晶体管包括多个控制电极，它们是相互电学隔离的，而且每一个控制电极具有单独的电输入。在这样的实施例中，安排每个控制电极位置，用以在一部分电流通路上加以可控可变的电场，使晶体管能具有一个多输入逻缉门的功能。

本发明的这些及其它方面，特点及优越性将由下面的描述及附加权利 要求连同附图而变得更加明显。

图1是根据本发明第一个纵向实施例晶体管的局部剖面图，其晶体管包括了一个栅层。

图2是图1的一个可能的栅层的平面视图。

图3是图1中的晶体管的局部剖面视图，示出了制备晶体管栅层的一种可能的制造技术。

图4A是晶体管1单极实施例的局部剖面视图，而图4B示出了由栅层所产生的电场与在栅层中沿窗口的水平位置的函数关系。

图5到图9是图4A晶体管的栅层的局部剖面视图，带有类似于图4B所示的加到栅极窗口上的电场强度的曲线图。其中

图5示出了栅极上不加电压时的电场强度。

图6示出了栅极上加一低电压时所产生的电场强度。

图7示出了在栅极上加上较高电压所产生的电场强度。

图8表明当窗口做得足够窄时即便不加电压，电场将会全部延伸跨过窗口。

图9表明当有一电压加到栅极上时，图8中的电场可被降低。

图10A是本发明另一个实施例的局部剖面视图，该实施例具有由不同的半导体材料形成的顶部和底部欧姆层，因而可允许双极性电流流通;图10B是比较单极和双极电导的两个电流电压曲线的曲线图。

图11A是图10A的实施例的示意图，它示出了电压在顶部和底部电极之间的本征层中是怎样自然趋于降落的;而图11B是图11A器件的沟道电流对于栅极电压的曲线图。

图12A是栅极距顶部电极比距底部电极近得多的本发明图10实施例的晶体管的剖面视图;而图12B是图12A器件的沟道电流对于栅极电压的曲线图。

图13A是栅极距底部电极比距顶部电极近得多的本发明图10实施例的晶体管的剖面视图;而图13B是图13A中晶体管中沟道电流-栅极电压的曲线图。

图14A是图10中双极器件的局部剖面视图，其中，栅极中窗口隔开得很近，图14B是图14A器件中的电流-栅极电压的曲线图。

图15是图1器件的变种，它在栅层的上、下有一层绝缘层。

图16显示了部分完成的并准备进行刻蚀工序的图15中的晶体管。

图17显示了在刻蚀过几层后图16中部分晶体管的结构。

图18是具有绝缘层的图1中器件的另一种方案，其绝缘层全部包围了窗口附近的栅层。

图19A示出了本发明晶体管的另一种实施例，该晶体管具有高的工作速度，而图19B示出了图19A实施例的另一型式。

图20示出了部分完成的图19器件在刻蚀前的剖面视图。

图21示出了刻蚀后的图20的结构。

图22图例示出了具有两个栅层的本发明晶体管的另一个实施例的局部剖面。

图23示出了图22的器件是如何形成的。

图24A图例示出了，本发明的晶体管的另一种实施例的局部剖面，该晶体管具有交错栅层，而图24B是从图24A器件沿24B-24B所截取的栅层的局部剖面。

图25A示出了附加到外电路上形成或门的本发明实施例的局部剖面;图25B是25A逻辑门的真值表;图25C是图25A中器件沿25C-25C所截取的栅层的局部剖面。

图26A示出了附加到外电路而形成与门的本发明的实施例的局部剖面;图26B是图26A逻辑门的真值表;图26C是图26A中器件沿26C-26C线所截取的栅层的局部剖面。

图27A图例示出了本发明一个实施例的局部剖面，该器件具有多个与外电路相连以便形成与非门的电学上互相不同的栅极层;而图27B是其真值表。

图28A示出了本发明一个实施例的局部剖面图，该器件具有部分被一绝缘层覆盖并连接到外电路以形成或非门的栅极层。图28B是其真值表，图28C是其栅层的另一个实施例。

图29A示出了本发明晶体管的另一种实施例，其中，该晶体管被做成在非晶实施例中所示的横向DIFET;图29B是在沟道层下面具有半导体材料附加层以改善关断时间的另一种DIFET实施例。

图30A示出了本发明的另一种横向DIFET的实施例，该实施例除了它具有用于更完善的沟道关断的第二个栅极外，类似于图29A所示的器件，图30B是图30A的另一种结构，它对第二个栅极有不同的排列。

图31示出了具有接近于衬底的栅层的本发明的横向双极实施例的局部剖面图。

图32示出了本发明用于产生如图33和34所示器件曲线的晶体管结构的四端实施例。

图33是阳极开路的图36n-i-n晶体管结构的共源漏接法的特性图。

图34是具有漏极电极开路的图36n-i-p晶体管结构的共阴阳极接法的特性图。

图35示出了类似于图32器件的本发明的两个实施例，其中：在图35A，电流载体电极的导电类型与图32相反，且电极的间隔也不同于图32，在图35B中，阴极和漏极电极的位置正好与图32和35A中的颠倒过来。

图36示出了具有四端的本发明晶体管的另一种双极性实施例，示出了由于载流子平衡而获得最大电流的一种结构。

图37为本发明四端双极性晶体管的又一种实施例，它图示了另一种电流平衡技术。

图38是以电流-平衡和场致发光为特点的四端晶体管器件另一种实施例。

图39是本发明的场致发光双极晶体管，它在导电区具有多个阶跃结，用以产生可变频率的光输出。

图40A是具有用于相干的光发射的调制光腔体的本发明的发光双极晶体管的正视图。而图40B是从图40A器件沿线40B-40B的局部剖面图，它示出了根据波长而不同的层的厚度。

图41A简略地示出了本发明之具有本征半导体材料导电沟道区域的双极晶体管的单晶式实施方案;图41B示出了具有nu型导电沟道区域的另一个单晶式实施方案;图41C示出了具有pi型导电沟道区域的又一个单晶式实施方案。

图42A简略地示出了连成一个反相器的本发明之两个双极晶体管像CMOS一样的应用;图42B示出了图42A之两个晶体管电路的电路符号。

图43简略地示出了本发明之以非晶实施方案表示的纵向DIFET的局部剖面图。

对本发明的各方面按以下大致的顺序予以叙述：纵向形成的单极晶体管和纵向形成的双极晶体管，为简便起见，可将它们二者称为VMITs;制造各种VMITs的较好方法;实现各种逻辑功能的VMIT的结构;以非晶半导体材料制成的横向双极晶体管结构;包括场致发光型式的四端双极晶体管和以单晶半导体制成的横向双极晶体管。但是，在阅读以下对较佳实施方案的详细说明时，要理解到，在实践本发明时并不严格地限制于其中所述的晶体管器件和方法。

现在参考图1，其中示出了根据本发明的晶体管40。晶体管40是一个由在衬底42上沉积的材料形成的纵向薄膜晶体管，其衬底可以由包括玻璃在内的多种材料形成。金属导电层44淀积在衬底42上，它用来形成晶体管40的两个电流通路电极中的一个电极。金属层44可以是钼、铬或铝。在金 属层44上边，淀积一层搀杂非晶硅合金46（可为n+型或p+型）。在层46的顶部，淀积了基本为本征非晶硅合金的层48，它形成了晶体管40的导电沟道或电流通路。（为简便，以下常将层48称为i-a-Si、本征层或简称为i层。）一个栅层50（可以取网状）设置在i层48内。在图1中示出之本发明的实施方案中，栅层由一种与层48的半导体材料形成整流结的材料制成。栅50的材料可以由一种金属（如铂）构成，它与层48的本征材料形成肖特基势垒;或者，栅50可以由搀杂半导体材料形成，而该材料与本征材料48形成整流半导体结。所形成的栅50为一个包括窗口51的层，层48的半导体材料通过窗口51延伸。搀杂非晶硅合金的第二层52位于层48之上。如下所述，该层可以用n+型或p+型材料制作。最后，在层52上边，淀积了导电材料（如钼、铬或铝金属）层，以形成晶体管的第二电流通路电极。

可以控制晶体管40各层的厚度，以得到需要的电气特性。金属电极层44和45应该足够厚，以达到对与其相毗连的欧姆接触层46和52的高效导电。多数应用场合，其厚度为500到3000埃就足够了。欧姆接触层46和52须不厚于500埃。本征层48的厚度一般应通过因层48薄而导致增加电流注入与因增加该层的厚度而使其增加耐压能力之间作权衡确定之。由于本征非晶硅合金可以耐受大约每微米50伏电压不会造成半导体击穿，则层48为一微米厚的器件就可以对许多低电压应用提供满意的工作。栅层50的厚度可以根据所需的晶体管40的工作特性改变。最好，栅极要足够厚，以使其电导率大得足以使栅极的各部分能保持相对均匀的电压（即保证在栅层本身内没有明显的电压降落）。如果栅极是由导电材料制成的，则其厚度为200到1000埃就足够了。如果栅层是由搀杂半导体材料（无金属芯）制成的，则栅层必须要稍厚一些。窗口51所需的几何形状，特别是窗口的宽度，也要影响对栅层50厚度的选取。所以，窗口51尺寸的范围可为零点几微米到几微米。

图2示出了栅极50的一个实施方案的顶视图，图中窗口51被做成许多 平行的槽口。但是，应该清楚，在该实施方案以及许多其它实施方案中，窗口51亦可以其它形状形成，如圆孔形，这取决于应用，其数目亦可以从一个变至许多个。另外，在一些应用场合，窗口的尺寸亦无需都是精确相同，它们之间的间距亦无需非常均匀。甚至它们可以在栅层中以相对自由的方式布置。

层46、48和52的非晶硅合金最好含有氢和氟，用来减少材料的态密度，以改进它们半导体性能。搀杂半导体层46和52大大改善了它们所联系的电流通路电极和层48的本征材料之间的接触的欧姆特性。当层46或52的材料被搀杂成n+型时，它具有的特性是，注入到本征半导体材料中的电子或负载流子要比注入的空穴或正载流子多得多。另一方面，当这两个接触层中的任何一个的材料被搀杂成p+型时，它刚好具有相反的性质，注入到本征半导体材料中的空穴，要比电子多得多。

淀积用于形成晶体管40的材料的方法，其工艺是大家熟知的。非晶硅合金可在大面积的衬底上进行多层淀积，在大批量的连续加工系统中形成许多电路。这些电路的设计可采用许多如图1所示类型的结构。例如，在1983年8月23日公布美国第4，400，409号专利中，公开了制造非晶硅合金电路元件采用的连续加工系统，专利题为“制造P型搀杂硅膜以及由它制造器件的方法”;在1985年9月24日公布的美国第4，542，711号专利为“淀积非晶半导体材料的连续系统”;在1983年10月18日公布的美国第4，410，558号专利，标题为“非晶太阳能电池连续生产系统”;在1984年3月27日公布的美国第4，438，723号专利，标题为“多室淀积和隔离系统及其方法”;还有在1985年1月8日公布的美国第4，492，181号专利，标题为“连续生产串联式光生伏打电池的方法及设备”。如在这些专利中所述;一个衬底可以通过一个接一个的淀积室连续进行，其中，每个室都专门用于一种专用材料的淀积，这些专利在此可作为参考。

在制造图1中所示的层46、48和52的过程中，对于分批加工，可用一 个单淀积室系统;或者最好能用多室系统，其中，例如将第一室用于淀积一种n+型非晶硅合金层46，第二室被用于淀积本征非晶硅合金层48，第三室被用于淀积n+或p+型非晶硅合金层52。由于每种被淀积的合金，（特别是本征合金），必须有相当高的纯度，所以，在本征淀积室内的淀积环境，最好与在其它室内的不希望的掺杂成分隔离开，以防止掺杂成分扩散到本征室内。在前述的专利和应用中，该系统主要用与光生伏打电池的生产有关，借助气体门来实现室间的隔离;通过气体门建立单向气体流，同时一种惰性气体可以通过气体门在衬底材料网格周围掠过。

非晶硅合金材料的淀积可以靠工艺气体的辉光放电分解完成。已发现，在这些工艺中，射频辉光放电工艺对非晶半导体的连续生产是适宜的。在1985年5月14日公布的美国第4，517，223号标题为“利用微波能制造非晶半导体合金及其器件的方法”的专利，公开了制造非晶半导体合金及其器件之改进后的工艺，因此该项专利在这里可以作为参考。该工艺利用微波能对反应气体进行分解，以实现改进后的非晶半导体材料的淀积。这项工艺显著地提高了淀积速率和反应气体原料的利用率。微波辉光放电工艺也可以在器件的大批生产中采用，这一点正如在1985年5月7日公布的美国第4，515，107号专利中所公开的内容一样，该专利标题为“一种改进后的光电器件的制造设备”，因此该专利在这里可作为参考。

在本征半导体层48中，可以用图3所示的方法形成栅极50。如图3所示，淀积层48的一部分48a，然后，又在该局部层48a的顶部淀积一个材料层（其外部准备形成栅极50），接着，用传统的光刻或电子束技术，或类似方法形成栅极层50的图形，以造成窗口51。这里，在图3中示出了完成了一部分的晶体管40。在栅极50的顶部进一步淀积本征非晶硅合金，将窗口51填满并形成层48之48b部分，以便形成复合层48，如图1所示。

正如精通集成电路制造工艺的人员所知道的，光刻技术也可以用于给在一个固定位置的底部电极44、在第二个位置的栅极电极50、在第三位置 的顶部电极54提供电接触。同样，精通集成电路制造工艺的人员还能了解到，许多晶体管（如晶体管40）能够在衬底上用光刻的方法形成，同时还能互相连接以及连到其它电子线路元件上，以制成更复杂的电子电路。

现在参考图4A，其中简略地示出了本发明之单极或单注入式的实施方案40a，衬底42，电流通路电极的金属层44以及54都被省略掉，以简化该图。在该单注入式实施方案中，掺杂半导体层46和52二者都由n+材料制成，它们形成了两个电流通路电极的欧姆接触。如前所述，n+材料对于将电子注入到本征半导体材料中是有效的，但对将空穴注入到这种材料中来说，效率常低。结果，当一个n+电极连到电源的负端，而另一个n+电极连到电源正端时，能在它们之间的本征半导体材料48中形成电流通路的电流几乎不包括电子。由于这个电流基本上是由单一极性的载流子组成，图4A的器件即称为单极器件。当按图4A所示将器件40a连到电源PS时，电子电流（-ID）就从供电极46（作为源极（5））流到供电电极52（作为漏极（D））。对本领域的技术人员来说这点是清楚的，可以很容易将晶体管40a与电源连接成为使层46作为漏极而层52作为源极的形式。

在晶体管40a中，当栅极50绝缘时，它最好由这样一种材料制作，该材料与层48的本征半导体材料形成整流接触。这种整流接触能在将电压加到栅极去调整通过晶体管的电流时，防止电流从栅极泄漏到层48的材料中。如上所述，在晶体管40a中，两个电流通路电极都有n+欧姆接触，而且电流基本上只由电子组成。于是，将负电压VG加到栅极50上即可对通过窗口51的电子流形成势垒，使晶体管40a趋于关断。为此，晶体管40a的栅极50最好用像铂这样的金属制造，或是用像p+型掺杂非晶硅合金这样的半导体材料制造，当栅极具有或被施加一个电位或电压，其值等于或低于层48材料周围的电位或电压时，就形成一个与本征非晶硅合金的反向偏压接触。用这种方式，栅极50的材料就形成小的负电场E，该电场E延伸到直接围绕着栅极50的层48的部分区域内，因此产生一个耗尽区，如图4A中 虚线54所示。图4B示出了当栅极的电位可以浮动时，在栅极50之左右两个相对着的元件之间，沿“X”方向之电场EL和ER的大小及范围的定性特性曲线。在图5到9中，与图4B所示相似的电场强度EL及ER的定性曲线，是叠印在栅极50相对着的元件之间的。如图5所示，在没有对栅极50施加电压的情况下，电场EL和ER只局部延伸跨越窗口51，并且基本上不阻碍电子流横穿晶体管40a的沟道51。但是如图6所示，当在栅极50上相对于包围着它的本征材料层48所施加的电压增加时，跨越窗口51延伸的电场EL和ER也增加，结果窗口51就在大得多的部分上具有纯负电场，该电场能阻碍穿越它的电子流。这就有效地使窗口51对电子的大小变窄，并减少了在接触46和52之间流过的电流。如图7所示，如果进一步增加施加在电极50上的负电压，EL和ER的复合负电场将完全延伸跨越窗口51，以致基本上截断了在晶体管40a电流通路中的电子流。

从以上对晶体管40a的叙述应该清楚，对栅极50施加适当的偏压将使晶体管40a截止，而不对栅极50施加这样的偏压就能使晶体管40a导通。但是，还可以制造一种与晶体管40a类似的晶体管，该晶体管在不加电压时截止，而在施加正的栅极电压时导通。如图8和9简略示出的，通过将栅极元件50之间的窗口作得很窄，并选择栅极50的材料即可做到这一点，这样，包围着栅极的本征材料内的耗尽区就在不施加电压的情况下，完全延伸跨越栅极之间的窗口，如图8所示。在这样的器件中，在不施加栅极电压情况下，将基本上阻止了通过窗口51的电子流。但是，如果对栅极50施加正电压，包围着栅极的耗尽区宽度就要缩小，如图9所示，并降低了对通过窗口51的电子流的势垒，因此就增加了通过包括这样一个栅极的晶体管电流。要防止在栅极50和载流电极46、52之间的电流传导，特别是当栅极相对于两个载流电极加正向偏压时，栅极最好基本上或完全被绝缘，这将在下边与图15及18的实施方案联系起来进一步叙述。

在上边的讨论中，单极晶体管40a具有两个n欧姆接触层46和52，同 时基本上只有电子作为电流载体。但是，应该理解，可以通过制造类似的晶体管来得到极性相反的单极器件;在该晶体管中，两个电流通路电极都具有p+欧姆接触层。在本发明的这样一个实施方案中，制造栅极50的材料能够在层48包围着它的部分形成耗尽区。在这样的器件中，施加有相对正电压的p+层能只将空穴注入到层48的半导体材料中，这样，电流基本上只由正载流子组成。若对这样器件的栅极50施加正电压，就会使由栅极产生的正电场的范围和大小得到增加，从而使电场延伸跨越过一个或多个窗口51，建立一个阻碍通过那些窗口的空穴流的势垒，因此能减小流过该晶体管的电流。

图10A示出了本发明的另一个实施方案。在图10A中示出的晶体管40b与图4A中示出的晶体管40a基本相同，只是其顶部欧姆层52是由p+型半导体材料形成，而不是在图4A中所示的n+型半导体材料。这个在结构上的细小差别导致了使用中的实质性变化。它使晶体管40b中的电流成为双极性的，就是说，电流由两种极性的载流子组成，即空穴和电子，而不是像晶体管40a的情况那样，只有一种极性的载流子。该差别是由这种情况产生的：当图10中层52的p+型材料上加有相对于层48的正电压时，它就能将空穴注入到本征材料层48中去。因此，当如图11A所示，将晶体管40b进行电连接，即将n+层46接于相对的负电压，而将p+层52接于相对的正电压时，层46（可称为阴极）即将电子注入本征层48内，电子被吸引向层52上的正电压;同时层52（可称为阳极）将空穴被吸引向层46上的负电压。因为电子和空穴二者都被注入层48内，则晶体管40b也称为双注入器件。在这种器件中，最好将栅极50绝缘，以便通过栅极到载流电极46或52中任何一个电极的电导减到最低。

双极或双注入型晶体管40b的特性超过了图1的单极晶体管，提供出一种很重要的优点，即它允许流过极大的电流，虽然流过单注入或双注入器件的电流量都取决于许多变量，例如温度、半导体电流通路的厚度以及 施加的电压等，但是在同样工作条件下，要双注入器件允许流过比同类注入器件大一千倍的电流是轻而易举的，这可由图10B来解释，该图为由实验所产生的同类单注入（n-i-n）和双注入（p-i-n）的非晶硅合金二极管在25℃情况下电流密度与电压（阳极到阴极）的关系曲线，哈克[M.Hack]等发表在1985“应用物理”期刊.卷58，第1554-1561页上题为“在非晶硅合金中单和双载流子注入的比较”一文中，提出了实验和理论两方面的研究结果，详述了由这样的合金形成的单极和双极二极管中单注入和双注入的机理，其中包括示于图11B中的曲线。姆.哈克等人的这篇文章这里已结合作为参考。

双极器件之所以能够使电流获得如此大的增加，其原因解释如下，对示于图4A中的那种单极器件，其所有的电导基本上全是由一种极性的载流子一如电子来进行的。当被注入单极晶体管的电流通路中的电子越多时，由本征层48中剩于电子所建立的负的空间电荷就趋于延缓电子的进一步注入，这就势必限制了电流追随在顶部和底部电极间电压的增加而成比例增大的速率，这个效应在本领域中称为“空间电荷限制传导”，然而，在双极器件中，在顶部和底部电极间增大电压导致注入其电流通路的两种极性的载流子数目的增加，因此由于载流子的增加而造成的空间电荷的增加就少得多，这是因为荷正电的空穴力图抵消由荷负电的电子所形成的空间电荷的缘故。由双注入所能形成的载流子数目的增加使双极器件在相同的偏置情况下比单注入器件能应付大得多的电流。此外，由双注入所能取得的载流子数的增加，能填满高百分比的陷阱或缺陷态，这些阱井或陷阱态处于非晶硅合金禁带中的能级上，它们增加了电子和空穴两方面的漂移迁移率，并因此而进一步增大了双注入晶体管的导电率。

上述双极输运的结果可以用稍微理论性的术语作如下的进一步解释。在非晶和单晶的半导体材料中，已知电子带迁移率是超过空穴带迁移率的，因此，n-p-n双极晶体管和n沟道金属氧化物场效应晶体管（MOSFE T），一般来讲比工作在相同给定偏置电压下相应的p-n-p双极晶体管和p沟道MOSFET具有更大的电流容量。在上述本发明的p-i-n晶体管40b中，把净空间电荷定义为在导电沟道中的每单位体积的本征半导体材料中电子超过空穴的余量，该电荷仍起限制沟道电导的作用，但是其工作电流总比同类构造的单极场效应晶体管[FET]所能传导的电流要高得多。当该p-i-n晶体管在施加一合适的栅极电压（或在允许栅极浮置的情况下）而导通时，形成一个电流通路或沟道，它以基本垂直的方法延伸贯通处在栅层上下的本征材料。例如，该沟道可以窄到适于通过该沟道的窗口而从该处之上和之下成漏斗形状外向外张开。电子和空穴二者在阳一阴极电压所建立的电场作用下开始在沟道中运动或流通。大部分沟道中的电子数比空穴数多，这是由于占优势的带电子迁移率以及在未掺杂非晶硅材料的带隙中态密度分布的非对称所致，为了便利起见，电子可被叫做原发生或主要载流子，空穴可称为中和或补偿载流子（这一情况也可以颠倒过来，待后面详述）。在层52和48之间边界处p-i结上的正向偏置降低了该结上势垒的高度，允许更多的空穴从p电流通路电极扩散进入本征沟道。（在层48和46之间i-n结上的正向偏置也同样允许更多的电子从n+电流通路电极46扩散进入本征沟道），一旦本征沟道中施加正向偏置条件，空穴即由于该沟道中整个场的作用而被拉向加以负偏置的电流电极，这些附加的空穴或补偿载流子有中和由沟道中的剩余电子或原生载流子造成的空间电荷的趋势，这就有条件容许更多的电子进入沟道。上述过程一直继续到由于其它机理，例如空穴迁移率或p+层52能够有效地注射空穴到本征层48的速率，限制能够在沟道中与电子同步产生的空穴的数量时为止。当其达到平衡点时，由于建立了“空间电荷限制电导”的净空间电荷使剩余电子数趋于平衡。双注入胜过单注入法的重要意义还更有力地表现在下述非常简单的例子中，让我们假设由于空间电荷限制电导，在邻近绝缘栅的大部分沟道区域中每单位体积的最大净电荷在给定的栅电压下是10个载流子。因此， 在这些假设条件下工作的单极系统中，每单位体积提供导的载流子最大数目不会超过10个，但是，在这些假设条件下工作并具有相同迁移率的双极系统中，该最大的载流子数则可能是，譬如1，010个原生载流子和1，000个中和载流子，结果是在每单位体积中能提供电导的载流子是2，010个。应指出净空间电荷仍然是10个载流子（1010-1000＝10）。因此，在这一例子中可见，在双极系统中的电流是迁移率相同的单极系统中电流的201倍。

本领域的技术人员应该知道，本发明指出能够用于制造空穴作为主要载流子、电子作为补偿载流子的双极器件。例如这已在VMITs中做到了，VMITs是用制止空穴流过其栅极上的窗口的方式来工作的，这正如前解释的那样大大地减小了通过窗口的电子流。我们的计算机模似试验表明（或至少暗示出）：在本发明双极器件的工作过程中，主要载流子直接由加在栅极上的电压控制，而补偿载流子间接地由加在栅极上的电压控制，以此补偿载流子主要与主要载流子的电流和空间电荷密度增加相对应。也就是说，一个极性的栅极电压控制两个极性的载流子。本发明其它作示范的实施例如图39和40所示，是把空穴作为主要载流子的。

我们对本发明非晶硅合金双极器件的计算机模拟试验表明，一般说来，空穴非常均匀地分布在整个导电沟道中，而且导电沟道中发生的空穴与电子的复合耗尽大部分（如果不是全部的话）由p+电流通路电极，注入到本征材料中的空穴。该模拟试验表明，非常靠近i-n结的高浓度多数载流子（即，电子）将能漂够来的或距离i-n结邻近处产生的空穴耗尽。对空穴普遍的均匀分布可能会有局部扰动，例如，在p-i结或是在绝缘栅与本征半导体区域之间的交界面或界面处。当本征材料是一种非晶半导体时（例如为一种硅的合金），可以认为大为增加的空穴数和电子数填充了材料中的许多或大多数缺陷态或陷阱，于是就允许更多的注入电子进入导带，更多的注入空穴进入价带。与在类似的单极系统中可能出现的相比，这种陷阱填充现象把电子的准费米能级更推向导带，将空穴的准费米能级更推向 价带。这种现象也应该使半导体材料（例如多晶材料）中的准费米能级分开，该半导体材料没有像非晶材料那样多的缺陷态。与单极电流相比，这一过程导致双极器件在任何给定的沟道深度上具有增加的电流。

任何半导体中，电子和空穴都能辐射或无辐射地复合。当准费米能级由近似等于材料导带间隔的能量分割开时，相当大数量的载流子复合是辐射的，且因此器件会表现出场致发光。陷阱填充现象还有另一优点是，能由表现出场致发生的非晶硅合金制成本发明的双极晶体管器件。当注入能级变的足够高，以致于准费米能级间的差变得可以与禁带宽度相比较或比禁带宽度大时，就会如下面将要参考图39和40更详细说明的那样发生光发射和相干光发射（即激光），后者要装有适当的光学谐振腔。

双极性工作的一个更有意义的优点在于，与以空间电荷的中和为基础的n-i-n或p-i-p晶体管器件的可能性相比，能够对于给定栅压达到更宽的导电通路或导电沟道。这就使得对于几乎任何给定的晶体管几何尺寸都能够有较大的电流。这一优点将连同图29A和36中所示的横向双极实施例一起更详细地说明。

所期望的晶体管电流-电压曲线在图11B中示出。如图11A所指出那样（图11A是与图10A中所示晶体管相似的另一种晶体管40b的形式），在本征层48的两端有一电压降。层48中的电压降与电流通路电极间的距离一般成非线性关系，而且随通过其上的电流量而改变。尽管如此，但为了以下讨论的目的，我们假设通过层48有一相当线性的电压降。该电压降引起层48材料的电压范围从与n+层或阴极层46接触的那部分处的大约零伏到与p+层或阳极层52接触的那部分处的大约5伏。如果栅极近似位于层48的中间，与栅极接触的本征材料的电压（基于线性假设）大约为2.5伏。栅极50（如果允许浮动）大约也是这个电压。如图11B中所示，流过晶体管的电流在栅极50的电压约为2.5伏时具有最大值。如果加在栅极50的电压低于这个浮动电位，栅极就会（取决于所加的栅压）更微弱地吸引或甚至 排斥电子，这会减小通过栅极元件间的窗口的电子流。初步的实验结果表明加上一个比栅极浮动电位低的电压不仅减小通过栅极中窗口的电子流，而且也减小了空穴流（尽管空穴流的减小稍比电子流动的减小要少）。这种空穴流的减小是由维持空间电荷中和的趋势引起的。类似地，如在栅极上加上一个高于栅极浮动电位的电压，在栅极处感应出的正电场一开始会增加通过窗口51的电子流（以及靠补偿，空穴）。尽管如此，栅极电极及阳极电极之间电位的降低，减小了器件电流（正如就要进一步解释的那样）。图11B的曲线大体上说明了在图11A的场效应晶体管器件40b中，阳极电流IA如何会作为栅极电压VG的函数而变化的。也正如还要解释的，许多因素会影响该曲线的精确形状。

对为什么将一电压加在栅极50上时，更微弱地吸引或排斥一个极性的载流子的栅极50也会排斥相反极性的载流子或至少减少它们的数目的原因解释如下。能量的情况为在电极46和52间的整个电流通路上的空间电荷中和产生了很强的优越性。如果在栅极50上加上一个电压，该电压能不让一种极性的载流子靠近窗口51，空间电荷中和的趋势就会大为减少在那个窗口中相反极性的载流子的出现，这是因为在任何给定的体积中，可包括的总的净电荷具有一个限度。

图11B晶体管中，栅极50的浮动电位是跨越层48的厚度而分别加在接触52和46上的5伏和零伏的正和负电位之间的电压降的函数。如果（如图12A所示）栅板50放置距p+层52比距n+层46更近，栅板50则会浮动在一个与0伏相比更靠近5伏的电压上。为举例起见，假定图12A的栅极在大约4伏上浮动，则图12的器件的阳极电流IA就随所加栅极电压VG而变化（如图12B粗略地所示），而且在大约4伏的栅极电压时达到其峰值（如图示）。另一方面，如果栅极50被放置得与距离p接触52相比基本上更靠近n+接触46（如图13A所示），则栅极50就会浮动在一个与5伏电压相比实际更靠近零伏的电压上。为举例起见，假定图13A中的栅极50被置于某 一个位置，以便它浮动在大约1伏上时，则所得器件的电流-电压曲线应该大致如图13B所示，而且在大约1伏的栅电压时会达到其最大电流值（如图所示）。

图11B、12B和13B的电流-电压曲线表明，用控制栅极50相对于电流电极46和52的位置，有可能极大地改变图10A所示的通用型器件的电流一电压特性。图11B中所示的电流一电压曲线是这样一种器件的曲线，该器件当其两个电流通路电极之一的电压加到其栅极上时基本截止;但当栅极加上一个适当的中间电压（或可以浮动）时，便导通流过最大电流。图12B中所示的电流一电压曲线是如此一种器件的曲线：当其栅极被加上的电压接近其较高电压的电流通路电极（阳极）电压时，该器件基本上导通;但当其栅极被加上的电压接近其较低电压的电流通路电极（阴极）电压时，基本上截止。图13B中所示的电流一电压曲线正好相反，因为它是如此一种器件的曲线：当其栅极被加的电压接近其较低电压的电流通路电极电压时，基本上导通;但当其栅极被加的电压接近其较高电压的电流通路电极电压时，基本上截止。

图14A和14B说明本发明的双极器件的电流一电压曲线怎样能够用另外的有效办法改进。在晶体管基本导通时的曲线部分的宽度，能够作为其栅极50的元件之间窗口51的宽度函数而被变窄或变宽。如果窗口51变窄，则栅极和其周围本征半导体材料间的较小电压能够产生一个足够强度的电场，以基本制止横跨整个窗口51的电流，这样也就基本使晶体管截止。这种对栅极电压的较高敏感性在图14B中示出。另一方面，如果栅极窗口51变宽，必须把更强（即更正或更负）的电压相对于栅极周围的本征材料而加到栅极上，以便产生一个足够强度的电场来基本限制横跨整个窗口51的电流。所以在具有如此加宽的窗口51的晶体管中，器件对栅极电压变化的敏感性将会下降。

应该知道，图11B、12B、13B和14B中所示电流-电压曲线，在 垂直方面上是对数性的，而且晶体管40b在导通和截止之间的电流变化可由取决于器件几何尺寸大小的几个规则来改变。还应当知道，这些曲线仅仅是近似的，因为这些曲线的实际形状和位置取决于许多因素。例如，一个非常重要的因素是窗口51的尺寸。另外一个非常重要的因素是上本征层48a的厚度如下本征层48b的厚度。而且，在本发明晶体管中，栅极是由不加电压时，在邻近本征材料中产生耗尽区的材料制成的，电流-电压曲线就会由于这样一种跨越窗口51的自建电场的出现而向右或向左偏移。此外，因为电子和空穴迁移不一致，所以电流-电压曲线不对称于其最大电流。电流-电压曲线也会因为非晶硅合金中能级靠近导带的缺陷态数量（捕获电子的缺陷态）不同于（即低于）能级靠近价带的缺陷态数量（捕获空穴的缺陷态）而不对称。较之窗口51的尺寸，栅极层50的厚度也能够是一个重要因素，这是因为它对由加在栅极的电压感应出的电场的形状有影响。另外，加在电流通路电极46和52上的电压的相对强度也对所得的电流-电压曲线有影响。

在本发明单极和双极实施例中（其中需要晶体管具有高的电流容量），电流通路的半导体材料应当选择得可具有相当长的载流子寿命。当电流通路由非晶硅合金制成时、通常就意味着电流通路应当由本征非晶硅合金制成，这是因为本征材料比掺杂的非晶硅合金具有少得多的缺陷态。在本发明晶体管的某种双极实施例中，希望能迅速地使晶体管截止，可以在电流通路的非晶硅中混合进某些元素，以缩短截流子寿命，例如，可将诸如金那样的材料混合入硅合金，以产生能级处于导带和价带能级间大约一半处的复合中心。这样的复合中心的用处是大大地提高电流通路中空穴和电子的复合速率，并由此缩短在晶体管截止时电流通路要清除干净截流子的时间长度。

图12A和13A所示为，栅极50可以相对于两个电流通路接触46和52不对称地放置，以使电流-电压曲线移动。尽管如此，在本发明某种双极 实施例中，相对于接触区46和52不对称地放置栅极50还有另一原因。这一原因与漏电流的减小有关。在本发明双极实施例中，栅极50由与电流通路材料形成整流结的n或p材料制成，除非使栅极与电流通路的结处被反向偏置，否则，从栅极平面表面漏出的电流将达到不能容许的程度。如果栅极的平整面占居相当大的区域，这种栅极漏电流即使在漏电流密度相当低的情况下也是相当大的。尽管如此，如果栅极上所加的电压在两个电流通路电极46和52上的电压之间（正如以上根据图12B至14B所述），栅极会相对于阳极和阴极正向偏置，这就会在载流电极46、52以及栅极50之间产生相当大的所不希望的电流。所以，强烈建议对于本发明那些双极实施例，栅极50要几乎整个地或整个地被绝缘起来，以在栅压位于两个电流通路电极46和52的电压之间时进行工作。

由于单注入，在栅极50和具有与栅极同样导电类型的电流通路电极46或52之间的漏电流是单极性的。这样的一种单注入栅极电流通路（电压大于约0.7伏）通常实际导通的电流小于在栅极和相反导电类型的电流通路电极之间的双注入电流通路导通的电流。这些事实可以被利用来按以下方法将流向或流自栅极平表面的整个栅极漏电流减至最低的程度。首先，晶体管可以在一定电压范围内被驱动，在该电压范围内，栅极相对于形成双注入漏电通路电极被反向偏置;相对于形成单注入栅极电流通路的电极被正向偏置。这就基本上切断了在导电较好的双注入栅极漏电通路中的漏电流，而把它限制在导电较差的单注入栅极漏电流通路的漏电通路。其次，栅极50不对称的放置使得单注入漏电流更进一步减小，即，栅极被如此放置，以使得单注入栅极漏电通路要比双注入栅极漏电通路长。这种双注入栅极漏电通路的缩短时对双注入栅极漏电流没有什么有害影响，实际上，由于上述反向偏置，双注入栅极漏电流为零。但处于正向偏置的单注入栅极漏电通路的加长实际上减小了栅极漏电流，这是因为单注入电流通路的导电率随着漏电通路长度的增加迅速减小。

在以上详细讨论过的本发明所有实施例中的器件，不包括围绕栅极的绝缘层，而是依靠在栅极50和本征材料层48之间形成的耗尽区来避免或减小从栅极流入层48且通过层48流到晶体管电流通路电极的漏电流。尽管这种耗尽区确实大大减小了漏电流，但实验已指出，利用尽可能多地使层48与栅极50的更多表面相绝缘，能够极大地提高性能。

现在参考图15，其中所示的晶体管60与图1所示的晶体管40，除去下列不同处本质上相同，不同处是：晶体管60的栅极50利用底部绝缘层62，与本征材料48的下部48a绝缘;利用顶部绝缘层64，与层48的上部48b绝缘。这种器件可用图16和图17中指明的方法容易地制作。

图16示出了部分完成的晶体管60，其中，底电流通路电极44及其n欧姆接触46已淀积在衬底42之上，并已由本征层48的底部48a覆盖。在层48a的顶部淀积了底部绝缘层62。栅50的导电材料已被淀积在层62上。最后，顶绝缘层64淀积在栅层50的顶部。最好，层62和64由淀积的绝缘材料诸如氧化硅（SixOy）或氮化硅（SixNy）形成。最好这些绝缘材料的每一层的厚度都在200和5，000埃之间。光刻胶层66置于顶部绝缘层64上并通过图形掩膜板用光化学的辐射曝光和随后的显影形成图形。在光刻胶层66形成图形之后，如图16所示，已出现部分完成的晶体管60。然后，此结构经过等离子刻蚀，如NF3刻蚀，或CF4和O2刻蚀，去掉了绝缘层64通过光刻胶层66中的窗口暴露出来那一部分此结构下一步经过本技术领域已知的酸或等离子腐蚀（如CHCl3腐蚀）以去除金属材料层50，形成窗口51。此结构最好经过足够长时间的腐蚀，以在层50中产生一些部凹陷（图15和17中用虚线50U示出），这样，在下一步淀积本征半导体材料以填充窗口51，形成层48的顶部48a时，本征材料不会接触栅极50，从而减少确定窗口51的层50的非绝缘边的漏电。在层50的没有被光刻胶66覆盖的部分由这样的腐蚀去掉之后，此结构需经另一次腐蚀，如NF腐蚀，以去除由光刻胶66 中的窗口暴露出来的绝缘材料层62。在进行这最后的腐蚀工序时必需很小心，因为去除层62所用的诸如氧化硅和氮化硅这类材料的大部分腐蚀剂也将能腐蚀层48a中所使用的非晶硅合金。这样，最后的腐蚀应该定时以使在62全部暴露的部分能被去除的同时，把直接相邻的本征层48a被除去的量减至最小。

一旦完成了最后的腐蚀，部分完成的晶体管60具有如图17所示的结构。此时，除去光刻胶层66，然后进行第二次本征硅合金的淀积，以产生48的上部分48b。完成之后，以上述参照图1的方式，形成n+或p+层52及金属电极54。

如上所述，图15中所示的结构，在其栅极电极及其电流路电极之间的漏电流明显地小于本发明前面所示的实施例。上面提到的金属栅层50的下部凹陷使其基本上避免了栅极50和层48之间的电接触。图18A示出了另一个实质上消除从栅极电极50来的漏电流的方法。在图18A器件70中，电极50在水平范围不是比顶部绝缘层64小就是比底部绝缘层62小，这样它才能由它们全部电绝缘。如那些熟知光刻技术的人所能理解的，这样的结构是由在层48a的顶表面上淀积层62而制备的，其顶表面在图18中用虚线48g表示。然后，在绝缘层62上形成栅层50，并通过光刻技术形成图形。在形成图形的栅极50之上形成的顶部绝缘层64作为继续层。在淀积了绝缘层64之后，采用光刻技术腐蚀通位于栅50的指状物之间的部分层64和62。但是，要这样设计光刻工艺，使层64覆盖住层50的顶部和侧表面的那些部分不被去除。之后用上述方式淀积本征层48的顶部48b，而后再形成欧姆接触层52和电极层54。

现参照19A，根据本发明的另一个高速实施例示出了晶体管80。晶体管80在某种程度上与图15中所示的晶体管60相似，只是，其栅极电极上、下的绝缘层62和64厚得多，本征半导体材料48不是如图15中所示的围绕栅极50，而只是淀积在晶体管80中的栅极电极之间的开口中。晶体管80的优 点是;由于绝缘层的加厚减少了来自栅极的漏电;由于绝缘层的相对解电常数高于本征非晶硅合金层48的解电常数，因此减少了其电极之间的电容。电容的减少是很重要的，因为它能提高这类晶体的工作速度。此外，在顶部电极54和栅极50之间距离的加大，这是由于覆盖在栅50上的层48的加厚，使得晶体管80中的电容进一步减少，从而提高了工作速度。

如图20和21所示，晶体管80是由在衬底42上淀积多层不同材料构成的，腐蚀穿一组这些层以产生如图21所示的结构，然后在淀积本征层48和顶部的欧姆接触及电极层52和54。

在进行腐蚀步骤之前，沉积底部电流通路电极层44，它最好是由诸如铬或钼这样的导电金属构成，厚度最好是1，000到5，000埃。在此上，为制备电子注入欧姆接触的目的再淀积一层n+材料层46。此层最好是约500埃厚。在层46之上淀积一铝或钼的薄层82，最可取的厚度是约500埃。如下所述，此层起停止腐蚀或终点检测器的作用。在金属层82之上淀积一相对厚的绝缘材料层62。最好层62是由淀积的绝缘物诸如氧化硅或氮化硅构成。层的较佳厚度在200和5000埃之间。下一步是淀积最好约200到1000埃厚的金属层以形成栅层50。为此目的可采用多种不同金属，包括铬和钼。层50之上，淀积绝缘层64，最好是用与层62同样的材料和同样的厚度。一旦淀积好所有的这些层，就在层64的顶部淀积一层光刻胶84，并通过曝光以及接着的显影形成图形，以形成一个有图形的腐蚀掩模，如图20所示。

在光刻胶层84形成图形后，整个结构如图20所示，可经多个腐蚀步骤以腐蚀穿透层64，50，62和82，这样产生出如图21所示的结构。采用诸如NF3腐蚀或CF4和O2等离子腐蚀以去除顶部绝缘层64由光刻胶掩模84暴露出的那部分。然后，此结构再经受设计用以去除由光刻胶掩模84暴露出的金属材料层50的酸腐蚀或等离子腐蚀。之后，此结构再经过另一次NF3腐蚀或CF4和O2腐蚀以去除由掩膜84暴露出的层62中的绝缘材料。这就把层62腐蚀到了金属层82，该金属层既停止腐蚀又是激光探测系统的终点指示 器。对于NF腐蚀以及大部分去除诸如氮化硅之类非常有效的其它的腐蚀都需要腐蚀停止，这是因为它们对非晶硅合金是有效的腐蚀剂。当底部绝缘层62暴露出来的部分已被去除后，此结构即经受第二次去除金属层82中暴露部分的那种类型的酸腐蚀或等离子腐蚀。

当层50和52是由适合的金属，如钼构成时，可用一种适合的等离子腐蚀如CF和O腐蚀来按一个连续的腐蚀步骤去除绝缘层62和64，和金属层50和52。在这样的步骤中可采用激光终点探测系统监测腐蚀的进展。如该技术领域中所知的，这样的探测系统是这样工作的，用激光照射要腐蚀的层状结构，然后监视反射率的变化，这是由于随着腐蚀剂连续腐蚀暴露出每一个下面的层而产生的干涉引起的。遇到每一钼层时反射率增加，而遇到一本征，n或p或绝缘层时反射率降低。因此，继反射率的下降之后的第二次上升表明腐蚀已到达层46，因此应该停止腐蚀。在完成上述工艺步骤之后，部分构成的晶体管80具有如图21所示的结构，其中已穿过由层64，50，62和82在栅极元件50之间的间隙51中形成的多层结构制备出完整的窗口，在每一个窗口中暴露出n层46底部电极。

一旦完成这些步骤即去除光刻胶层84，并淀积基本上本征的非晶硅合金层48，如图19A所示。在淀积半导体层48之前，去除光刻胶层84是很重要的，因为否则光刻胶中的有机化合物会沾污层48并严重破坏其电学性能。淀积的层48的厚度应该足以填满层64，50，62和82所构成的多层结构中形成的窗口。一旦淀积了层48，就淀积一层掺杂非晶硅合金52，其厚度约为500埃。然后在层52之上淀积一金属层54，诸如铬，钼或铝，最好具有300到5000埃的厚度，以形成顶部电流通路电极。

最好允许在去除金属层50和金属层82的腐蚀步骤中继续腐蚀足够深，以使层50中的金属能充分地形成下部凹陷（如图19A和21中用虚线50U所指出的），这样减少导电金属层50和淀积的本征非晶半导体层48之间接触的可能性。如果完成了这项工作，那么就应该使栅极50基本上与层48电绝缘， 这样将使从栅来的漏电流几乎减小到零。

如上所述，晶体管80的主要优点之一是其低电容。如果包括层44，46和82的底电极在淀积层62之前形成图形，以便不覆盖要被栅极元件50覆盖的那部分衬底42，就可以进一步降低晶体管的电容。同样也可以用光刻手段使由层52和54组成的顶部电极形成图形，以便不覆盖住晶体管80栅元件50之上的部分。这样从晶体管中放置栅极元件的部分去掉顶部和底部电极，将基本上进一步减小电流通路电极之间的电容和电流通路电极与栅极之间的电容，从而提高了晶体管的速度。同样，用离子铣削或其它合适的技术，在顶部绝缘层64之上的层48的48d部分可被去除掉，以使其具有基本被限制在层60，50和64窗口内的本征材料和电流导电通路。最后，如果需要的话可以使晶体管80只有单一窗口，而不用如图19A中所示的多个窗口。

图19B中所示的晶体管80a是基本上与晶体管80具有相似结构的晶体管结构的例子，但其带有最后两点建议。注意晶体管80a有利地提供了平的顶表面，可在其上进一步用淀积或其它的方式形成层状结构或元件。

虽然晶体管80可做成单极的，该晶体管具有掺杂有同样导电类型的欧姆接触层46和52，如n+导电型，但欧姆接触层最好一个是n+，另一个是p+，这样晶体管80将成为双极器件，其中电流电导是由空穴和电子两者来进行的。如上所述，这样的双极器件具有大得多的电流的极大优点。这种电流的增加不仅导致了晶体管处理更大功率的能力，而且也能通过减少与其电极相联的电容充放电所需时间来提高晶体管的速度。

现参照图22和23，两图示出了本发明的另一实施方案，即晶体管90的形式。晶体管90基本上与图1所示的晶体管40相同，不同之处在于：它具有两个栅层50a和50b，而不是如图1所示的只有单一的栅层50。

两个栅层50a和50b各自由与上面讨论的晶体管40的单一栅层50基本上相同的方式形成。实际上第一个栅层50a与图3所示的栅极50以完全同样的方式形成。在淀积了本征层48的第一部分48a之后，淀积第一层50a， 同时用光刻手段形成图型。在图23中，本征层的这个第一部分48a的上部边界用虚线示出。而后淀积本征层48的第二或中间部分48c，此后，用光刻手段淀积第二栅层50b。在此结构之上淀积层48的上部和最后部分48b，然后淀积欧姆接触层52和金属电极层54，完成了晶体管90的构成。

具有多层栅的晶体管90的优点之一是由于每一个栅层50a和50b都能够使晶体管90导通和截止，所以晶体管用其每一栅层作为一个独立的逻辑输入起到了两输入逻辑门的作用。当然，应该明白，它可以用这种方式具有多于两个栅层的功能，这样可以产生三个或更多的输入逻辑门。还应该明白，通过改变各个栅层50a和50b相对于在结构的顶部和底部电流通路电极的位置，每一这种栅极以此使电流截止的电压就能按上面根据图11A和11B到14A和14B提到的方式改变。也可以这样理解，图90所示的多栅晶体管也可以这样构成，其中栅用如图15，18和19所示的方式绝缘。

至少在那些具有窗口足够小的绝缘栅50的VMITs中，必须在对栅50所加电压基本上对于较远的两个载流电极46和52的电压时，能使器件截止。用适当小的窗口51，这样的栅电压将有效地减少跨越在栅极和较远电极之间的那部分层48的压降直至非常接近零伏。因此，载流子不会再很快地漂移横穿层48的这个部分。通常只要在栅和较近的电极之间的那部分层48相对于窗口51的大小足够厚，那么，如果使加到栅极上的电压与两载流电极中靠近栅极的那个电极上的电压相同，这种使VMIT截止的技术也会起作用。

图22中用晶体管90示出的那种VMITs具有用足够厚的层48c垂直隔开的多个栅极，它可由产生跨过层48c或可选择地跨过层48a和48b的反向偏压完全地被截止。这些技术再一次假设其多个栅层中的窗口51的相对尺寸足够小以允许加到栅层上的电压能延伸跨过窗口。可在图22中的器件中产生跨过层48c的反向偏压，例如分别使栅极电压VG1和VG2是V+的2/3和V+的1/3，V+是当电极44接地时（即在零伏时）加到电极54的电 压。为产生跨过层48a和48b的反向偏压，可使栅电压VG1降至低于零伏，使栅电压VG2高于V+。在两种情况中，层48的每一反向偏压部分趋于载流子耗尽，它将有效地终断几乎所有的电流。因此，在具有多个垂直隔开的控制栅极的VMITs中可以获得低的关断电流。

现参照图24A，示出了本发明另一个实施方案晶体管95的形式。除了两个栅层或电极50a和50b相互交错之外，晶体管95基本上与晶体管90是相同的，所以在晶体管95的栅层50a的元件之间的窗口51a基本上在垂直方向上，由栅层50b中的栅元件复盖或掩蔽，栅层50b的元件之间的窗口51b基本上由栅层50a的栅元件复盖或掩蔽。栅层50a的一种可能的布局如图24B所示，该图是24A沿线24B-24B截取的局部剖面。这种交错栅层的主要优点是：人们制造联合栅结构做起来很容易，在此结构中，层48中的电流通路通过在栅结构中通道可延伸得更长些，如果需要的话，栅结构中的通道可以很窄。目前在淀积的半导体结构的制备中，精细地控制结构间的垂直距离（如栅极电极50a和50b之间本征层48的48e部分的厚度，它是由一层或更多淀积层的厚度所决定的）比精细地控制结构间的水平距离（该距离通常是由光刻技术所决定的）要容易得多。因此，例如，通过控制栅层50a和50b间淀积的本征半导体材料的厚度，很容易使这些层间的本征层48中的48e部分的间距在厚度上，小于1/2或1/4微米，而用光刻手段在单栅层的元件间的窗口宽度或长度上，例如窗口51a和51b，要达到亚微米级间距那就困难得多。在栅层间能制备如此小的间距的能力使得制备下述晶体管更加容易了，在这些晶体管中，即使不施加任何电压，由于栅电极引起的耗尽区已足够使器件截止了，正如上面图8和图9所讨论的那样。如此小的间距也使得晶体管在所加栅极电压较小的情况下导通或截止，如上面在讨论图14A和14B时所指出的那样。注意：即使48e部分的厚度有数量的增加（例如5微米），交错的栅极排列仍然是有利的，因为它可以用来增加任一所给电流通路通过栅层的总长度，而这使得由栅层所 产生的较弱的电场能去阻断加到稍微短一些的电流通路上的稍微强一些的电场那样大的电流。

应该这样理解，晶体管95的两个栅层50a和50b不必像在图24A中所指出的那样电连接。例如，两栅层中的每一个可连接到不同的电输入，使晶体管100以类似于做成逻辑门的晶体管结构的方式起到一个逻辑门的作用，下面将参照图27A描述。

现参照图25A到28C，以电路的结构示出了本发明的另一实施方案，这些实施方案说明了四种基本类型的逻辑门。图25A示出了为完成如图25B的真值表所示的或门功能所设计的晶体管结构100。晶体管100有一个栅层50，该层50由两个共面的被窗口51电隔离的电极G1和G2构成，底部和顶部接触层46和52之间的电流通路通过此窗口延伸。根据图13A实施例的说明栅层50离电极46比离电极52要近。栅层50的垂直位置，窗口51的间距，电阻器101的电阻值，和栅层厚度可以这样选择，即当表示“逻辑1”（例如接近+5v）的电压信号施加到两个栅极G1或G2中的任一个上时，就产生一个足够使位于窗口51中的大部分电流通路关断的电场。当两个栅极电极都处在逻辑1值时，通过电流通路的电流将全部截断。因此只有当“逻辑0”（例如接近零电压）都施加到栅极电极G1和G2时，将允许有相当大的电流流过窗口51。在图25A所示出的电路结构中，与直流电源102串联的上拉电阻101能使输出端电压V0在无论电流Ⅰ是大部分截断或完全截断之时都为逻辑1，而在电流Ⅰ比较大时为逻辑0。结果，图25A的电路结构中的晶体管100用作为一个或逻辑门，若它的两个栅极输入G1和G2中的任一个接收到表示逻辑1的输入时，该逻辑门被打开。

图25C示出了从图25A沿线25C-25C截取的一个栅层50可能布置的局部横截面图，其中栅极电极G1和G2中的每一个有多个与另一个栅电极的指状物交错组合的指状物。设置在交错组合的指状物之间的窗口51是一个实际上延长了的沟道，这有利于使晶体管100具备了增加了的电流控 制能力。

图26A示出了本发明在电路布置上的另一种实施方案，该电路能起到如图26B的真值表中所表示的与门的作用。图26A中所示的晶体管110有两个共面的被窗口51电隔离的栅极电极G1和G2，是由窗口51隔离，除了其窗口51实际上更宽些外，其它方式都非常类似于图25A中的器件。窗口51可以取图26C中示出的延长了的沟道形式。图26C是晶体管110栅层的局部剖面图。晶体管110中的窗口51足够宽，因此为了使耗尽区域整个跨越窗口51以截断通过窗口的电流，栅极G1和G2上都必须有逻辑1的电压值施加其上。因此，晶体管110可作为与门工作。

图27A示出了晶体管130的电路结构，晶体管130在该电路中是作为与非门工作的，如图27B真值表中所示的那样。除了两个栅极电极G1和G2向上移动到两个电流通路电极的更正向些的位置，以获得按图12A晶体管所描述的栅作用型式外，晶体管130基本上与上述按图22所讨论的晶体管90相同。因此，当把逻辑1电压施加到它连接的栅极G1和G2上时，窗口51f和51g中的每一个都能导通。因为窗口51f和51g是相互电学串联起来的，所以只有当窗口51f和51g都处于导通时，跨越晶体管130的整个电流通路才被导通。因此，晶体管130在图27所示的电路结构中起与非门的作用。

图28A示出了在电路布置中形成或非门的本发明的另一个实施方案，其工作情况如图28B中真值表中所表明的那样。图28A所示的晶体管140有两个同平面的电极50c和50d，其顶部表面由绝缘层64所复盖，电极G1和G2被布置得离电极层52比离电极层54近得多，以获得类似于图12B所示的那种工作特性。栅极电极G1和G2由窗口51h和51i及绝缘层64中的一部分64a相互隔开。熟悉本领域技术的技术人员会知道包括具有64a部分的绝缘层64的晶体管140可以很容易形成，例如，通过稍微修改一下按图16中所示的晶体管60的结构揭示的方法步骤就能制备出晶体管140。绝 缘层64限制了经窗口51h或5li中流过本征层48的电流。确定窗口51h的尺寸以使得加到栅极电极G上的逻辑0输入电压事实上关断所有流过窗口51h的电流，而逻辑1输入电压允许电流通过本征层48穿过窗口51h的那部分通路在电流通路电极46和52之间流过。以同样的方式根据加到栅极电极G2上的逻辑0或逻辑1输入电压确定窗口51i的大小。进而，确定窗口51h和51i的尺寸大小以使本身能通过足够的电流，结果当窗口被偏置导通时使得输出电压V0呈现逻辑0状态。因此，晶体管140电路结构将作为或非门工作。

图28A所示的栅层50包括多个控制电极或栅电极50c和50d，它们部分地确定了窗口51h和51i。绝缘部分64a限定了窗口51h和51i的剩余部分。

对晶体管140的栅层50的另一种布置显示在图28c中，其中示出的栅层50有多个同平面栅电极50c和50d，它们由绝缘层62和64复盖着，并且水平上由层64的绝缘材料部分64a所充填的体空间将其相互隔离。

从图25到图28所涉及的上述讨论，说明了本发明的晶体管可以典型地用一种以上的方法构成，以获得任何给定的逻辑门的功能。熟知本领域技术的人，通过有选择地组合本发明的各种教导可以很容易地形成用于各种逻辑门功能的其它执行方案。此外，即使从图25到28的实施例示出每一个逻辑门只有两个输入，本发明的晶体管也有下列优点：可以简单地和很容易地通过包括附加栅或控制电级来提供多个（例如三个、四个或更多的）电级，熟知本领域技术的人也能知道，工作电压的显著变化，例如从5伏到15伏一般需要改变晶体管结构的间距和/或几何形状，以保持选择好的逻辑门的功能。还有，改变栅层的垂直位置或改变（如颠倒）工作电压就可以改变由晶体管以一种方式所完成的逻辑门功能，而根据本发明的技术，该方式可以定量地予定出来。因此本发明的另一重要优点是，它提供了一种其特性能被改进到相当大程度的基本晶体管，以实现模拟（即线性）器 件功能和数字（即开关）器件功能的广泛变化（或许是整个族组的）。

现参照图29A，图中示出本发明的双极性晶体管的横向实施例150。晶体管150在外形上类似于本技术领域已知的某些平面薄膜晶体管。然而，应该注意到，欧姆接触层46和52导电类型是不同的，而且晶体管是用作双极性器件，而不是用作为单极性器件。

双极晶体管150通过在绝缘衬底42上淀积大体上为本征非晶硅合金的层48形成，例如是a-Si∶H加氟或不加氟（氟可减少态密度）。光刻技术被首先用来制作n+接触46和一个相离的p+接触52的图形。这可以由淀积进而刻n+和p+非晶硅合金层图形来完成。在欧姆接触层46和52形成以后，使金属淀积和光刻成形，以形成电接触44和54。然后一层栅绝缘材料152被淀积和光刻成形，以覆盖接触44和54之间的隙区。最后一层栅金属被淀积并被光刻成形，以形成栅极50。

晶体管150既可以作为耗尽型场效应管（FET）也可作为增强型场效应管（FET）工作。当作为耗尽型器件工作时，在层48上，在欧姆接触44和54之间层48的导电沟道的长度最好做得足够小，以致在没有电压提供给栅极50的情况下沟道基本上导通。在耗尽型中，栅极50加适当的电压直接排斥来自沟道的主要载流子，由于上述空间电荷中性化倾向，它可使其它极性的载流子（即补偿载流子）的沟道耗尽。

晶体管150最好作为增加型器件使用，在这种工作中，欧姆接触44和54之间的导电沟道的长度和宽度的选择应适当兼顾速度、轻便、制造成本，而这种兼顾通常是器件最小尺寸的函数，在栅极50上不加电压的情况下（该栅极电压在沟道区域内感应出主要极性的载流子）沟道最好基本上是不导通的，即使在电流通路电极44和54之间加一个电势（VAK）也是如此。当一个合适的电压施加到栅极50上时，主要载流子将从本征层48和电流通路电极中拉出，该电流通路电极容易地向绝缘栅注入这种载流子，并将主要地积累在与栅绝缘层152相邻的本征层中，并在其中形成导电沟道。例 如，如果本征层48由氢化的非晶硅合金制成，并且在栅极50上加正电压，剩余电子拉向栅极，形成一个导电沟道，正如常规情况下，水平方向形成的n沟道MOSFET。在常规的绝缘栅FET（IGFET）中，几乎只具有一种极性的载流子，导电沟道深度受拉入定域态和沟道区导带的感应载流子的自屏蔽效应的限制。屏蔽场的强度与净电荷密度有关，在常规的单晶IGFET中，净电荷密度实际等于导带内的多数载流子，而在非晶IGFET中，净电荷密度等于被俘获的和沟道中可动的多数载流子的和。然而，在本发明的双极器件中，从一个极来的补偿载流子要大量地中和从另一个极来的主要载流子产生的空间电荷，因此，大大减弱了主要载流子产生的电场。我们的计算机模拟试验表明，在沟道区域里栅极感应电场强度和两种类型的载流子密度都随着离栅极距离的增加而单调地减小。然而，由于由施加栅极电压感应的电场在本征区内遇到单位体积内减少了的空间电荷，它将延伸到本征层内更大的深度。因此，在本发明的双极IGFETs中导电沟道的深度至少比单极绝缘栅FETs大一点或几倍，这就使得沟道允许相当大的电流流过。

在具有n-i-n结构的常规的横向IGFETs中，i层由非晶硅合金组成，由于定域态的高电荷密度，导电沟道深度很浅。换句话说，在这器件中，存在相当高的电荷密度，这限制了沟道深度。这主要是由于大量电子正好填充带隙内的许多陷阱中的一部分。这些被俘获的电子对净空间电荷有很大的影响而对增加电子传导没有很大影响。积累的空间电荷在一个短距离上屏蔽栅感应电场，以致于在这种器件中，基本上所有的电流被限制在与绝缘栅一本征材料交界面相邻的、非常薄的区域内流动。而且，尽管带弯曲区域的总深度随着栅极电压的增加而增加，但是作为增强型工作的常规a-Si    IGFETs的有效沟道深度在加更高栅电压时减小（有效沟道深度有时被定量地定义为90%电流流过的沟道区域的厚度）。随着栅电压增加，明显地有更多的陷阱被填充，从而导致高得多的电荷得多的电 荷密度。对于非常高的栅电压，沟道深度可以小于100埃，浅的沟道深度限制了常规单极场效应晶体管的电流容量。

由于本发明的双极器件具有较大得多的沟道深度，它们可以大大克服普通a-SiFET浅沟道深度的问题。我们的计算表明我们的第一个双极绝缘栅场效应晶体管（DIFET）样品（这将进一步结合图32描述），达到沟道深度比等效的n-i-n    IGFET大四倍。通过精心调制本发明的DIFET的结构来使补偿载流子的数量和主要载流子的数量更接近平衡。无疑可以获得更深的沟道深度和更大的晶体管电流。有些DIFET的结构（例如，图36-39的实施例所示）都是按照这种想法设计的。在极限情况下，实际上，在两个电流通道电极之间的全部本征区都会被两种载流子填充。

然而，增加的沟道深度，只能部分地解释我们的双极FETs可流动电流的增加。我们的计算机模拟也表明本发明的双极晶体管器件的导电沟道，在单位体积内，具有远大于n-i-n或p-i-p型单极FETs的多数载流子数量。这可以通过这一事实来解释，即稍微较少数量的少数载流子或补偿载流子也应出现在导电沟道的任何给定的单位体积内，并且它们能中和由主要载流子的或多数载流子产生的定域空间电荷。因此，在双极结构中对于任何给定的净空间电荷密度，对传导有贡献的载流子的数量可以比单极结构中的数量大很多。

此外，如肖克莱（Shockvey）-里德（Read）-霍尔（Hall）的复合模型所述，由西门子（Simmons）和泰勒（Taylor）为用于非晶合金而进一步发展了的模型，在0°K时，位于陷阱准费米能级之间电子陷阱占有几率小于1。因此，任何给定的电荷量，在双极系统中比单极系统中填充更多的陷阱，其中在费米能级以下占据几率为1。这样，对于任何给定量的净空间电荷，可以说，双极系统比单极系统填充更多的陷阱。在温度大于0°K也是这样。对于前面所述的非晶合金复合模型的详细描述， 见下面文章G.W泰勒（Taylor）和T.G西门子（Simmons）编写的“非晶固体杂志”，第八期-第十期，第940页以及后续部分（1972年），在此被列入对比资料。

在足够高的栅极电场和源极一漏极电压下工作的a-Si单极FETs，存在于定域态上的空间电荷是限制可动电荷的密度因而也是限制电流密度的主要因素。前面所述表明，本发明的双注入晶体管的双极电流提供了克服空间电荷限制因素的技术，这种限制性受a-Si    FET和其它类型单极FETs定域态影响a-Si    FETs和其它类型的单极FET在沟道区域的半导体材料中具有相当大的俘获电荷密度。

本征单晶硅在300°K下（即室温），电子迁移率约为1300-1400cm2/V-s，而空穴迁移率约为400～500cm2/V-s。因此，响应于适当低的源、漏和栅极电压，在单晶FETs中获得相当大的电流是不困难的，而在非晶半导体材料构成的FETs中，响应于较低的源、漏和栅极电压，获得相当大的电流是困难的，并且许多科学家在非晶半导体领域里经过漫长的探索获得1.0cm2/V-s的场效应电子迁移率，大约经过10年的研究以后，通过使用氟化和氢化非晶硅合金来减少悬挂键和其它缺陷的数量，几年前，获得了非晶硅的场效应电子迁移率约为1.0这样一个重要成就。这方面的研究仍在继续。在本发明的晶体管FETs中产生的双极电流不改变非晶硅合金的基本物理性质，然而它们却有效地提供沟道电流，该电流在常规单极FETs中要求电子迁移率至少为5，并且很可能远高于5。本发明的双极FETs具有高的开关速度。由于具有相当高的电流，它的导通很快。此外，由于本发明的FETs沟道中，总有大量的空穴和电子，当施加于栅极的电压被去掉时，因为载流子在沟道内复合，就使FETs可迅速截止。在a-Si材料中大量的复合中心有助于减少截止时间，截止时间可以通过使用本发明的实施例，如图29B所示的复合层得到进一步改善，也可以如图30的实施例所示通过使用第二绝缘栅来帮助获得完全截止。

双极器件增加的电流容量，也导致对各种器件电容较快的充放电，它大大地改善了开关速度。实际上，通过本发明的某个双极非晶硅实施例，可以获得至少为几十兆赫的开关速度，特别是如果器件的几何设计对速度最优，例如通过减少器件电容，和/或使用公知技术合金化本征层的本征非晶半导体材料来优化载流子寿命。由于本发明的双极器件的研究和发展还刚刚开始，可以通过本发明的双极晶体管器件获得为100MH或更高的开关速度。

由于有大量的空穴和电子在导电沟道中具有相当大的电流，就允许本发明的双极薄膜FETs具有沟道长度约在5-20微米或更大范围内，还能获得至少为几兆赫到几十兆赫的开关速度。由于它意味着高性能双极FETs可以由使用常规的5-10微米的光刻工艺加工而成，它比用于形成较小的沟道长度和其它微米或亚微米尺寸器件的技术便宜得多，这是很大的优点。在很大范围内，薄膜晶体管的应用，例如有源矩陈显示器在此100mm×100mm还大的整个面积内要求很高的成品率，使用常规的5或10微米（或更大）光刻工艺法将是很有利的。然而，本领域人员应知道本发明的DIFETs也可以用短沟道长度制成（即亚微米-5微米），以大大地改善频率响应。这种短沟道器件可以具有这里所公开的，适当小的特性尺寸类型，或是本领域中已公知的类型。

图29B所示DIFET155，除了具有一个可称作复合层且与层48相邻并与之完全接触的附加层148以外，与图29A所示DIFET150是完全一样的。层148由一个具有比层48材料更多数量缺陷态的淀积半导体材料构成，该材料缺陷密度比层48的材料高的多，这些缺陷用来捕获电子和空穴。层148的合适材料包括无氢或氟之类的态密度减少元素的纯非晶硅或非晶硅合金。层148位于层48的一侧，与绝缘栅50相对，这样，在晶体管155导通时，层148内的陷阱不显著减少或者干扰最大电流的传导。层48最好做成足够的厚度以便使得由加在栅极50上电压所产生的电场大部分或 全部被净积累电荷所屏蔽。在晶体管155充分导通时，所述积累电荷限定层48中导电沟道的深度。对于低栅极电压，如低于15伏，层48的厚度在250到800埃的范围内应该足够了。层48的厚度可以在50埃到10，000埃之间，最好是在100到300埃之间。

工作时，层148通过为那些极靠近导电沟道的可动电子和空穴提供复合中心和陷阱，来加速DIFET155的关断时间，上述电子和空穴当栅极电场一去掉，便分别被驱向阳极和阴极或者从栅绝缘体152和层48的交界面扩散开，图29B所示DIFET155中，当栅极50一转向关断时，最初在层48沟道中的剩余电子和空穴则因为扩散作用，垂直于沟道长度向层148移动，在阳极52和阴极46之间所加电场的范围内，至少在开始时，扩散运动起着支配作用。因而DIFET155的截止可以比DIFET150快，最多快一个量级或一个量级多。DIFET150本身的截止时间比类似结构的，其过剩载流子必须排出沟道才能完全截止的单极FET要快得多。

图30A显示了一个晶体管160（如同图20A所示晶体管150），它可以以增强型工作使之导通。然而，晶体管160由于第二栅电极162，它比晶体管150更难于截止（即，在载流电极46和52之间具有更低截止电流）。栅极162最好用金属制作，如铝、钼、铬之类金属，淀积在绝缘衬底42上。象栅层50一样，栅层162只需足够厚（如200到1000埃左右），以保证在晶体管工作期间，特别是当迅速改变加在栅极上的电压时，在栅层内部本身没有相当大的电压降。栅极162布置和排列在沟道层48的中央部位161下方和两旁，因而它在载流电极46和52之间并与每一个电极相隔离以分别限定163a和163b的间隔。栅极162可分开并置或重叠量不超过沟道长度的15%，最好不超过20%。栅极162横向跨过整个沟道宽度，最好与沟道长度垂直。栅极162通过绝缘材料薄层164与沟道区域层48上下隔离和绝缘。上述绝缘材料最好是淀积的氧化硅或氮化硅，它们在淀积之后，可以进行 热处理以改进介电强度。然后，层48及后续层的制作与用于制作图29A晶体管同样的方法进行。

在接通图30A所示的器件时，最好允许栅极162浮置。在现在预料的许多使用如晶体管150，160的双注入场效应管（DIFET）的场合中，在阳极至阴极间所加的电压保持不变的同时，去掉栅极50上所加的电压使之处于浮置状态，或者将所加电压减少至接近于零状，晶体管就会截止。正如下面所要解释的那样，存在由层52、48和46分别形成的正向偏置p-i-n二极管即使在晶体管名义上已截止也会有某个截止电流流动。这个截止电流可能是值得考虑的，它取决于层48和它的导电沟道（如：短的沟道长度）的几何形状以及制成主体层或主体48的半导体材料的类型（例如：如果用来制造沟道主体或区域48的是掺杂晶体、多晶硅或其它类似的导电半导体材料，漏电流就会增大）。为了基本上或完全消除图30A中晶体管160中的截止电流，在栅极162上加上一个偏置电压。这个偏置电压将要排斥通过截流电极注入到层48中的一种载流子，或者至少大大地延缓了它们沿着层48长度方向上的漂移，这取决于栅极偏置电压的极性和大小。例如，加到栅极162上的偏置电压如低于阴极电压，该偏压就会把电子从与栅极162相邻（即上邻）的沟道的中央部分排斥掉，如该偏置电压稍稍高于阴极电压，那它未必能阻止在n-i结注入到层48中的全部电子。但它能大大地减小它们在层48中的漂移速度，这是因为在阴极和与栅极162相邻的层48的那部分之间只有很小的电位差。如上所述，进入层48中的一种极性的载流子数目的任何减少最终将导致进入层48的另一种极性的载流子相应的、几乎相等的减小。

技术领域内的技术人员应能认识到：在晶体管160中，由栅极162进行的使晶体管截止的操作使用了与上述讨论的VMIT有关的工作原理。因此，栅极162和每个电极46和52之间的间距163a和163b的相对大小可以变化，以增强栅极162帮助截止的能力。特别是，栅极与方向偏置或与栅 极处于同电位的那个载流电极间的间距可以增大，而栅极与另一载流电极间的间距可以相应地减小。

图30B示出了DIFET165，其结构及工作情况与图30A中的DIFET160相似，但其第二栅极162却是另一种设置。晶体管165中，第二栅极162包括若干个电极部分或电极单元（如162a或162b），它们互相之间以及和阴极46阴极52之间都水平隔置开。栅极部分162a和162b中的每一个最好象图30A中的栅极162那样横跨导电层48中的导电沟道的整个宽度，且每一个非常接近层48的中心位置，并通过绝缘层164把它们隔开。栅极部分162a和162b也可以象栅极162那样来形成，先淀积一层合适的导电材料（如金属），然后用光刻或其他常规手段形成分离的各单元。

去掉加在栅极50上，以使晶体管165导通的偏置电压，晶体管165的导通沟道将会截止。在栅极部分162a和162b上加上一个或多个合适的电压，晶体管165将会更彻底地截止。举个例子来说，栅极部分162a和162b被加上相同的偏置电压（可以是任何电压），从各个栅极部分延伸的感应场使间隔163c和各栅极部分之上的层48的中央部分161呈电中性，也就是说，在这一部分中不存在电位置。因此，载流子沿部分161的运动只是扩散引起的结果，这就大大减小了载流子通过这一部分的运动速度，实质上增加了这一部分的有效电阻，从而增加了整个层48的有效电阻。再举个例子，在栅极部分162a和162b上加上相同的电压，这个电压可以是高于、也可以是低于分别加到阴极46和阳极52上的电压。就载流电极中的某一个而言，这样的一个电压将使层48中的至少一部分反向偏置。这个偏置将有效地防止载流子在该结上的注入，从而大大减小了载流电极之间的载止电流。

栅极部分162a和162b可以具有这样的结构，即它们之间的电连接通过一个纵向的连接线（图中未画出）来实现，这个连接线可用与栅极部分相同的材料在形成栅极部分的同时形成。如果该晶体管以上面两个例子讨论过的方式工作，那就非常方便。

再举一例，栅极部分162a和162b可以象图30B所示的那样互相电绝缘，并对它们加上不同的电压，使晶体管165截止得更彻底。例如，在栅极部分162a和162b上分别加上5v和0v电压，在没有过大电压加到栅极50上的情况下，将会产生一个势垒，这个热垫垒强烈地阻止电子及空穴沿层48的中央部分161的流动或扩散，因此，就可以在晶体管165的第一栅极上不加电压时大大地减小截止电流。本技术领域中的技术人员会认识到，在这个例子中，栅极部分162a和162b之间电位差可以变化，比方说可从十分之几伏变化至远高于5伏。

虽然图29B至30B所示的实施例是双极场效应管，本技术领域内的技术人员将会容易地意识到：这些器件的结构和工作原理也适合于使用在单极场效应管中。特别是，只要简单地把层52从p+型材料换成n+型材料，即可用与图29B、30A和30B中的晶体管相同的基本结构形成新颖的横向单极型a-Si合金IGFET。

横向晶体管150、155、160和165可以采用薄膜淀积技术来形成，这项技术在前面关于图1中所示的纵向晶体管40的形成时已经描述了。除非另有说明，这些横向晶体管中，沟道层48的厚度最好为200至10，000埃，欧姆接触层46和52的厚度最好为100至500埃，金属接触层44和54的厚度最好为500至3000埃，绝缘层152厚度最好为200至5000埃，栅极层50最好为500至3000埃厚。

虽然本发明可用横向结构来构成（如图29A至30B所示），但是，可以相信，对于一些应用，使用纵向结构（如图1至图28所示的那些）更好。这是因为使用纵向淀积技术制造极间距离短的电极时，制造容易。本发明的纵向实施例还有易于制造具有多个导电窗口51的晶体管的优点，这种窗口51能使晶体管传送更大的电流。

图31示出了一个横向形成的双极薄膜晶体管170，其导电栅极层50淀积在一绝缘衬底42上。下一步栅极绝缘层152淀积在栅极50上或者以其他 方式在栅极50上形成。如果需要的话，还可把绝缘层152进行退火，以减少内部缺陷的数目和改进它的绝缘性能，这有可能把绝缘层做得更薄。接着淀积非晶半导体层48。再下面就可以使用光刻技术在图31中的各个位置上有选择地淀积接触n+层46和接触的p+层52以及它们各自上面的金属层44和54。和晶体管150相比，这个晶体管170的结构减小了它的栅极50和各载流电极间的电容，且容易制造。

晶体管170有助于图解说明本发明的横向DIFET和横向单极FET可以由许多方式来构成。例如，晶体管160和165可以和晶体管170类似，具有这样的结构，栅极50作为器件的底层，栅极162作为器件的顶层。

晶体管150至170都具有这样的特点，即它的极间电容显著地减小，这是因为栅极层50和两个电流通路电极间的交迭已被减小到最小程度。在应用中，如果这些晶体管作为不需要很高速度的增强型场效应管来使用。则最好使用沟道长度为5-10微米至几十微米或更长一些的器件，这是因为不仅可以用廉价的光刻技术来实现这些特征尺寸，而且当DIFET处于截止状态时这种沟道具有更高的有效电阻率。阳极和阴极间电压较低时，双极FET截止（即栅极上不加电压）时的沟道电阻，正象上面引用的哈克（Hack）等人著的杂志文章中所讨论的那样，是正向偏置的p-i-n二极管载流子注入的函数。而且，它还取决于沟道的长度，与沟道截面积成反比关系。因此，本技术领域的技术人员可以容易认识到：改变器件的几何形状就能改变截止状态下的电阻。此外，还可对沟道进行掺杂，以改变沟道电阻和/或改变载流子的寿命。在用本征a-Si∶H沟道材料制成的常规的TFT中，为了提高跨导和减少截止时间，沟道长度常被减到最小。当利用标定的栅极电压使得晶体管导通时，沟道的电导率正象上面提到的那样，在典型情况下是相当低（电子迁移率高达1.0cm2/V-s）的。然而使用本发明的双极TFT，沟道长度就可以长得多，这是因为沟道中的双极 电流的缘故，这样就使跨导得到明显的改善;而且由于上面解释的载流子的复合，也大大减小截止时间。

在本技术领域内众所周知，所需的栅极工作电压越低越好，绝缘层152在能避免隧道穿通或击穿的前提下越薄越好。如上所述，在双极场效应晶极管中，由于导电沟道中第二种载流子即少数载流子的缘故，空间电荷的电中和在任何给定的栅极电压下都能产生一导电沟道，这沟道比使用工作在增强型的单极绝缘栅场效应管所产生的沟道大体更宽。因此，本技术领域内的技术人员将意识到：与通常单极绝缘栅FET相比较，双极场效应管可以工作在更低的栅极电压。

图32示出了一个简化测试电路的示意图，该电路是用来测试本发明的原型场效应管180的，在图中该晶体管是以部分剖面图的形式画出的。FET180是一个四端器件。它有两个载流铝电极44和182，这两个电极下面有n+欧姆接触层46和52;还有一个铝电极54（下面有p+欧姆接触层54）和一本征a-Si∶H层48;FET180还有一氮化硅制成的栅极绝缘层152和一个铝栅电极50。FET180做在一玻璃基片（图中未画出）上。各层的大约厚度如下：栅极50为1，000埃;绝缘层152为2，000埃;本征层48为5，000埃;欧姆接触层46，52和184为500埃;金属电极44、54和182为1000埃。电极44、54和182及它们之间的水平距离185用光刻方法来限定和形成。相邻电极间的间距185和187大约为20微米，这大约为p+电极52和n+电极46间的沟道长度。两个n+电极46和184之间的沟道长度大约为60微米，因为它除了p+电极52的长度外还包括了间隔距离187，52电极长度大约为20微米。沟道的宽度大约为1，000微米，这使得n+电极46和p+电极52形成的双极p-i-n FET的W/L比达到大约50，而使n+电极46和184形成的单极n-i-n FET的W/L比大约为16.7。

场效应晶体管180的测试电路包括一个常规的波形记录器，该记录器 有两个可变的直流电压源186和188，分别提供栅极电压VG和漏极-源极的电压VDS或阳极-阴极之间的电压VAK。两个状态开关190和192（在图32中处于关断状态）通过接通开关190和关断开关192，可以使场效应晶体管180成为单极n-i-n场效应晶体管，也可以通过关断开关190和接通开关192，使场效应晶体管180成为双极p-i-n场效应晶体管。参照场效应晶体管180构成的这两种场效应晶体管里的导电沟道的相对位置，图32中大致示出了它们的电子和空穴的运动方向。

图33中示出了在不同的栅极电压下，由场效应晶体管180构成的n-i-n场效应晶体管的各种不同的ID-VDS曲线。图34中示出了在不同的栅极电压下，p-i-n场效应晶体管的各种不同的IA-VAK曲线。我们对图33和34中的数据-考虑了几何尺寸和沟道尺寸的差别-所进行的分析表明，图34中双极场效应晶体管的曲线仅仅能够通过相同尺寸、场效应迁移率约为5的单极n-i-n a-Si∶H场效应晶体管得到。另外，我们的分析还表明，如果双极场效应晶体管的导电沟道深度大约比具有相同尺寸的单极n-i-n a-Si∶H场效应晶体管厚5倍的话，那么也可以获得这种结果。基于上述理由，可能发生这种情况，增大电流，因而实际沟道深度的增加将相应变小。尽管如此，我们还是确信，与同时建立和测试的单极n-i-n场效应晶体管相比较，试验用双极场效应晶体管中的沟道深度实际增加了，如场效应晶体管180的本征层48中的点线194和虚线196所示，它们分别代表前述的场效应晶体180的双极和单极场效应晶体管工作中导电沟道可能的边界。

晶体管180可以成为具有超增强型的单极场效应晶体管，其工作方式如同变为双极场效应晶体管。为了作为普通的单极场效应晶体管工作，需要将开关190接通、开关192关断。为了工作在它的超增强型模式，必须将开关190关断、开关192接通。另外，开关190可以持续接通或用导线短接197和198而予以省略，分别关断和接通开关192，来选择普通和超增 强型工作模式。当开关190和192双双接通，场效应晶体管180成为四端DIFET。当同时接同开关190和192时，对实验性场效应晶体管180所做的测试表明，几乎所有电流经n+电极52，并且几乎没有电流流经p+电极214。

四端DIFET的其它实施例如图35至40所示。以下的讨论说明，这些DIFET中，至少一种是如何通过各种不同的“载流子平衡”技术和结构，更容易地达到在导电沟道中空穴和电子数目之间更好的平衡的，该技术和结构导致更大的电流容量、光发射甚至激光作用。

图35A表示本发明的另一个不同的实施例，它与图32中的场效应晶体管180类似。场效应晶体管210具有分开放置的p+电极54和212（它们下面的层52和214为欧姆接触层），一个下面有n+欧姆接触层46的铝电极44，非晶态半导体材料（例如a-Si∶H）的本征层48，栅绝缘材料152，以及栅极电极50。p+电极52和n+电极46之间分开的距离185，比n+电极46和p+电极214之间分开的距离187大很多。因此，比之场效应晶体管180做为四端场效应晶体管工作时，在整个器件的更大部分产生大的双极电流。

图35B表示场效应晶体管215，215除了将n+欧姆接触层46连同阴极44的位置与p+欧姆接触层214连同漏极212的位置作了交换之外，其它部分与图35A中的场效应晶体管210相似。对电极46和214施加同样的电压，比之图35A的器件，这种结构允许导电沟道中的更多的空穴进入漏极，并有助于加强层48的整个沟道长度中的双极电流。由于场效应晶体管210和215也是能够既做为双极元件也做为单极元件工作的四端器件，所以每个都能以图32中所示器件的所有方式工作，以下讨论的其它四端场效应晶体管也是这样。

本发明的另一个四端双极场效应晶体管的实施例示于图36。晶体管230的上半部分与普通的绝缘栅型场效应晶体管类似，具有栅极50，栅极绝缘层152以及分别与金属电极54和44连接的n欧姆接触层52和46。晶体 管230的下半部分最好做在一块绝缘衬底（未示出）上，并且由截然不同的两部分组成，左半部是绝缘材料232，右半部是导电层234（例如：金属），在该导电层上淀积一层p+半导体材料236。（绝缘部分232仅仅是提供一个平表面，如果需要的话，在它上面可以效上下一层材料，也可以不放）。下一层48是搀杂半导体材料或本征半导体材料，最好淀积基本上是本征的非晶硅合金。一旦层48经过淀积或用其它方法制成，上面的层可以用图29所描述的类似技术淀积或制成。导电层234最好为500至3，000埃厚。欧姆接触层46，52和236的厚度不超过500埃，这是因为任何附加的厚度对提高这些欧姆接触层有效地将载流子注入进本征层48的能力都不会有明显的效果。

以重搀杂的同型半导体材料制成的晶体管230的导电极52和46可以分别叫做源极S和漏极D。源极S也可以叫做阴极K，这是由于相对于阳极A来说，它加负偏压。源极、漏极互相分开放置，每个电极与大体上为本征的非晶态半导体合金层有电接触，通过对绝缘金属栅极50和源极、漏极之间施加的适当的偏压，在该非晶层中感应出第一种极性的载流子（例如电子）的导电沟道。晶体管230还包括叫做阳极A（或有时叫做基极）的第四电极，它由金属层234和半导体层236构成，该半导体层被重掺杂，其掺入杂质类型与源极和漏极中掺入的杂质类型相反，因此从源极52注入相反极性的载流子。第一极性载流子（即电子）由源极S注入本征层48，在层48中，电子沿导电沟道进入漏极46或基极236，第二极性载流子（即空穴）由阳极A注入本征层48，并力图朝上向着导电沟道中的相反极性的载流子移动，以及水平地向着源极S漂移，这是由于存在电场的缘故，这电场是由存在于导电沟道中的电子的负空间电荷产生的局部电场和由源极-漏极电压和阳极-阴极电压所感应产生的电场。在本发明的双极晶体管器件230中以这种方式注入的空穴通常含分布在整个导电沟道，在导电沟道中，它们与本征材料里的复合中心的电子复合。复合电流很大，因此器件 中的电流传导增强了。

当p+电极236（即阳极A）与电路分开，（如图36中的双态开关240关断的情况下），晶体管230表现为一个标准平面n-i-n a-Si场效应晶体管。因此，它具有图36中虚线244画出的很浅的沟道242。当阳极A与图36中的电路接上，即当开关240接通时，栅极断开，晶体管230的工作状态没有显著变化，但是栅极接通，变化就很显著了。当栅极50不加电压，流出p+接触层236的关态电流较小，特别是如果阳极和阴极间的距离相对较大（例如5至10微米）。当施加正电压（例如+10V）使得栅极接通时，电子一开始就会在虚线242所示的沟道区域中积累，但是从p+接触层236汲取并进入沟道区域的空穴中和了几乎所有的负电荷，这样大大减小了导电沟道242中由电子产生的自屏蔽场，它使得栅极50的外加电场进一步扩展到本征层238中（如前所述那样）。材料中增加的电子和空穴填充了本征层238中占相当百分比的陷阱因此，使得大量的自由载流子（即导带中的电子和价带中的空穴）为沟道电流作出贡献。沟道尺寸也增大了很多，这是由于注入的空穴和空间电荷的中和作用使得栅极电场进一步扩展到沟道中，如代表双极沟道可能的边界的点线246所示。由于一种极性载流子（即电子）的数目此相反极性载流子〔即空穴〕的数目略多，调制通过晶体管的电流仍是可能的。

本领域的技术人员能够理解，如果晶体管230成功地将电子的准费米能级推进到接近于导带，本征层48中有大量的陷阱或缺陷态，该晶体管就产生电致发光。通过对非晶态半导体材料层238加进合金成分来改变带隙宽度，就能够改变电致发光的波长。非晶硅合金的带隙约为1.7电子伏特，这与电磁光谱的深红范围的波长是一致的。含有如碳、氮或氧等元素的硅合金的带隙能够变宽，含有如锗、锡或硼等元素的硅合金的带隙可以变窄。关于如何调整各种非晶态半导体材料的带隙的附加的详细资料，见于奥夫金斯基（Ovshinsky）等人1982年获得的美国专利4，342，044号（该专利 此处作为参考文件）以及其它光电技术的专利及出版物。从前面的论述还可看出，晶体管230能够象发光二极管（LED）那样用来发光。如图36中，光线248是从层48的侧面247发出的，该侧面是通过刻蚀并去掉层54、52和48的一部分形成的。

为了在双极场效应晶体管中得到最大电流，必须调整层48中、尤其是导电沟道中的主要和补偿两种载流子的浓度，以便获得最佳空间电荷中和。这增加了沟道宽度和/或电流密度，这允许栅极感应电场去调制层48中的最大可能数量的载流子。图36，37和38揭示了三种获得这种最佳空间电荷中和典型方法，在DIFET工作期间，由于层48中存在自由载流子，以及由层48中任何的离化杂质（如果存在的话）产生的电荷和积累在层48中的缺陷态（任何）的捕获电荷（任何），所以用来获得这种中和的任何技术最好应该考虑以上的电荷。

在图36所示的场效应晶体管230中，通过仔细选择基极电极的p层234和沟道区242之间的重叠部分249的大小，来获得最佳中和，重叠部分249增加，将引起空穴注入的增加。注入进DIFET230的层48中的空穴数量，随着源极注入的电子数量的变化而变化，而后者又随着任何给定的场效应晶体管的栅偏压和阳极-阴极电压的变化而变化。对于一个四端DIFET在给定尺寸和给定工作电压范围的条件下，为了获得最佳平衡而需要重叠的准确尺寸，可以通过对不同大小的重叠量进行实验来确定。

本发明的另一个四端DIFET的实施例示于图37，除了载流电极的导电类型相反以及基极电极236和沟道区242的重叠部分249减小了以外，其结构与图36的DIFET230类似。DIFET255是本发明的四端器件的一个最佳实施例，它的层48是由非晶硅合金制成的，这是由于电子是做为补偿载流子。在a-Si    FETs中，由于电子带迁移率比空穴带迁移率高4或5，所以就需要这样做。当偏置电压使场效应晶体管230导通时，栅极就产生直接作用在多数载流子（即空穴）上的电场，空穴需要场助以 获得相当高的场效应迁移率。

通过控制由基极电极236注入进层48的载流子，图37所示的器件能够获得最佳中和。这可以很容易地通过调节加在基极236的电压来实现，该基极电压的大小是相对于加有电压的漏极而言的。当基极和漏极处于大约等电位的情况下，从基极236来的电子注入水平最高。显著降低相对于漏极的基极电压，能够使电子注入超过上述最高水平，这被认为是不希望的，因为这将导致在漏极和基极之间产生大量的不受栅极电压控制的正偏二极管电流。相对于漏极214的电压，升高基极234的电压，来对该二极管反向偏置，可阻止漏极-基极电流。加到基极的电压可以取自将电源加到漏极的同一个电源。该电压可以通过例如关断、接通开关240和/或改变可变电阻器258加以控制。另外，它也可以由加到接线端259上的、独立控制的电流源或电压源VA得到。对于任何一个给定的四端场效应晶体管（例如场效应晶体管280），所需要的漏极和基极间的准确电位差，可以通过试验很容易地确定。

图38表示另一个四端场效应晶体管260，其结构与图35B中的场效应晶体管215非常相似，并能以同样的方式工作。场效应晶体管260中的最佳中和是这样实现的：仔细选择与有源半导体层48有紧密接触的p+电极层52和n+电极层46的有效表面积，以达到当场效应晶体管260加合适的栅极电压导通的时候，对于一给定的阳极-阴极电压，为层48提供正确的空穴、电子比。增大电极的有效面积能向层48注入更多的与电极材料同种电荷的载流子，尽管我们希望这种关系是非线性的。在场效应管260中，n+电极层46的有效面积应为层46和层48之间重叠部分262的面积。p+电极层52的有效面积应为层48和52之间重叠部分264的面积。对于在层52（或层46）与层48之间形成界面的任何给定的半导体材料-注入材料的结合而言，载流了注入率（即在界面上加一定偏置的情况下，每单位面积注入的载流子数），可以很容易地由实验决定。然后选择（或由实验决定）两个接触面的有 效面积，以在场效应晶体管的所要求的工作电压下，优化空间电荷的中和。

必须注意的是，在图38所示的器件中，当空间电荷更接近于平衡时，很少有载流子离开层48而进入p+漏极电极214。这是因为在层48中空穴的复合比被接触层214收集要容易得多。当空间电荷中和达到了最佳状态时;更多的陷阱被填充，并且辐射复合在整个载流子复合中占较高的比例。因此，DIFET260能够发射出大量的光。具有适当构造及采用最佳中和的本发明的其它DIFET也可以如下图所示的那样用来发光。

图39表示一种a-Si合金三端场效应晶体管270，p+电极和n+电极的尺寸不同，正象前面所描述的那样，利用电极的有效面积匹配，有助于获得最佳中和，场效应晶体管270的基本构造方式与图31的场效应晶体管170相同，只是经过一套附加的工序如涂光刻胶、光刻和显影，这是为了沿层44、46、48和52做出垂直的外侧271和274，沿层52、54和层44、46分别做出垂直的内侧272和273（为图所示）。侧面271和272之间的水平距离用来限定p+层52的有效面积的一维尺寸，侧面273和274之间的水平距离用来限定n+层46的有效面积的一维尺寸，如同集成电路器件设计习惯一样，如果DIFET270做直线设计，则距离262和264之比决定层46和52的有效面积之比。

图39器件中的层48可以由一组子层48d和48e组成（如图所示）。应该指出，子层48e与栅极绝缘层152被子层48d隔开。另一方面，层48也可由单层半导体材料构成。在前一种情况下，每个子层的带隙都是截然不同的，这使得DIFET270能以两种或两种以上的波长作选择发射（例如可见光）。发射光的波长可以小于带隙宽度，特别是在非晶态材料中，那里大量的缺陷态还没有填充。例如，层48d可以由基本上为本征的非晶硅合金制成，它的带隙为1.7电子伏特（对应于发射波长约为7300埃或更长）。例如，层48e可以由基本上为本征的非晶硅合金加入大量碳制成，以便产生大于1.7电子伏特的带隙，例如为2.5电子伏特（对应于发射波 长约为5000埃或更长），在工作状态下，随着栅极电压的增加，DIFET270的空间电荷区宽度也增加。因此，适当改变施加的栅极电压，DIFET270的输出光的光谱也能随之改变。场效应晶体管270由选择的第一栅极电压驱动，由于载流子在层48d中复合，主要以一个波长发射;由第二栅极电压驱动，由于载流子在层48d和48e中复合，则产生两种波长的发射，当能带弯曲区域的厚度，延伸进层48d时，则产生前者的结果;当能带弯曲区域的厚度穿过全部层48d，并延伸进层48e相当长一段距离时，则产生后者的结果。

一个具有单一同质层48的DIFET（如上述后一种情况所提到的），也可以通过改变栅极电压，使其在不同的频率发射光。具体地说，不管电子和空穴准费米能级位于部分未填充的缺陷态或位于扩展态，由DIFET产生的发射光的频率可在两个或多个可区别的频率（或窄频带）之间调制，通过调制栅极电压，这些可区别的频率含理地相互接近，以便改变电子和空穴准费米能级之间的能量差。如果准费米能级确实位于扩展态，提高栅极电压将促使其进一步伸入扩展态。

DIFET光发射的幅度或强度也能通过改变栅极电压而改变。光发射的幅度，甚至频率，也能通过调制所施加的阳极-阴极间的电压而改变，因为这将也会影响DIFET中的电流。然而，后一种技术可能要比改变栅极电压调制方法需要大得多的调制功率，因而，不认为是一种理想的方法。

所产生的光可穿过在电极46和52之间的上水平表面269从DIFET270射出，如金属54和44做得足够厚以致基本上阻挡或反射这些发射，那么外侧面271和274将不会给光提供出口。如果需要的话，可用适当厚度的反光材料层来阻挡光从其它表面散失。也可以通过用透明的导电材料（如氧化铟锡或氧化锡）形成栅极层50，并用透明材料（如玻璃）做衬底42，使光从DIFET270的底部射出。

图40A为本发明的一个三端场效应晶体管275，它具有一个光学谐振腔，并用非晶半导体材料，最好是非晶硅合金，形成固态半导体激光器。此DIFET激光器275的结构方式可与图39的场效应晶体管270的相似，但需要增加覆盖差不多整个器件的顶绝缘层276和在器件中央的顶金属层277。

熟悉固态激光器技术的人们均知道，固态激光器半导体中的基本发光机理，就是导带电子和价带空穴的直接复合。在一个合适的Fabry-Parot光学谐振腔里，当一个光脉冲能在谐振腔里往返一次而不衰减时，光激射阈就达到了，它满足下例公式：

R2R1exp〔（g-a）2w〕＝1其中

R2，R1＝在谐振腔端的反射率

g＝每一单位长度的增益

a＝每一单位长度的吸收

w＝谐振腔宽度

谐振腔厚度（即，层48的厚度）最好是尽可能接近要发射的光子的四分之一波长的偶数倍，以减少光学损耗。众所周知，在非晶硅器件技术中，由淀积非晶材料组成的多层结构的每一层的厚度精确地控制。通过选择DIFET275中的不同材料，这些层之间的折射率能获得光学上明显的改变，从而形成具有半导体激光器所需的重要的内部反射的光学谐振腔。在DIFET275中一个或多个选择层的沟道长度、沟道宽度和厚度可以选择，以形成一个合适的光学谐振腔。在一种结构中，半导体层48可以是二分之一或一个波长厚。在半导体层48、绝缘层152和256之间的界面形成一组有间隔的平面谐振腔表面。侧表面271和274形成可能的另一组平面谐腔表面，前后表面278和281形成可能的又一组平面谐振腔表面。如果在这些不同表面上界面的反射率足够高，此光学谐振腔本身可适于产生在DIFET275中的激光作用。

如果要求光学谐振腔具有更高的内部反射率，绝缘层152和276可采用对产生的相干光的波长基本上透明的材料来制作，以便第二组平面反射谐振腔的表面可在这些绝缘层与金属栅极层50和金属覆盖层277界面之间形成。在半导体激光技术界中所知道的任何合适的绝缘材料都可以使用。氮化硅、氧化硅或者高解电常数的绝缘体（如氧化锂）均可令人满意。绝缘层152和276可用不同的材料。选用于绝缘层276的材料的加工温度不应高到会损坏层48的电子或光学特性。图40B是场效应晶体管275的一部分的放大图，它表明了在器件中各层最佳相对厚度与被产生的相干光波长之间函数关系。请注意，欧姆接触层46和52的厚度亦可以类似方式来控制，以形成与层44和52的部分界面。在图40B所示类型的另一种最佳结构中，层48为半波长厚。还可以采用其它结构，这结构把光学谐振腔各组反射面以间距为四分之一波长的偶数倍分隔开。

在图40B所示类型的激光结构中，层50和277最好采用对激光波长具有高反射率的材料。例如如果半导体层48由非晶硅合金构成，用银、铜、金、铬或铝做为层50和277的高反射率材料可令人满意。最好也用高反射率材料覆盖构成光学谐振腔的侧面垂直侧表面271和274。形成光学谐振腔后端的垂直表面281最好也覆盖有反光性绝缘材料，要不然以任何合适的或传统的方式实现，使之形成具有基本上反射的端面，并且该端面不会使阳极至阴极短接。形成光学谐振腔前端的垂直表面278最好部分反射，以提高两个谐振腔端之间的激光作用。这也可以通过使用绝缘材料或以任何传统的或合适的方式来达到。如图40A所示，可形成金属层52和54以给侧表面271和274提供上述反光性覆盖物。由一个具有如刚才所述的若干组反射谐振腔端面、反射侧面和后表面的光学谐振腔，它提供了增加内部反射，这使在较低输入功率下实现激光作用变得较容易。

将还要讲到，DIFET275对最大电流处理能力具有理想的中和作用。如果实践证明通过使电极46和52的有效面积相匹配来达到或保持该中 和作用太难时，那么在本发明的DIFET激光器中可用图36或37的实施例中所教的利用基极电极中和来代替。如果DIFET275被非常充分地驱动，在层48的a-Si合金半导体材料中足够的缺陷态应得到填充，以将电子和空穴准费米能级分别推入导带和价带，由于缺陷态或陷阱应基本上得到填充，所以允许发生有效能级的直接复合，从而产生光子发射。此时，假设光学谐振腔表面和端均充分具有反射性，则将达到光激射阈，相干光发射将发生。由于层50和277大量地阻挡光线，并且由于侧面和后表面最好做成基本上是反射端面，那么大部分相干光将从层48的垂直前表面278发射出去，如宽箭头279所示。为了把在DIFET275主轴282方向的激光作用扩大到最大限度（该主轴在前后谐振腔端面之间延伸），最好利用比较大的W/L沟道比。把DIFET    275中的沟道长度减少至几微米或更小，这才有可能增大电流，允许DIFET275在较低输入功率下实现相干光发射。对于本发明的激光DIFET考虑了脉冲波和连续波（CW）工作。CW工作可能需要某种形式的散热或冷却。这可以利用在半导体激光技术领域众所周知的技术的任何方式提供。

如前所述关于图39，通过调制所施加的栅极电压或通过调制载流电极之间的电压来调制本发明的光发射DIFET的输出光的幅度和频率是可能的。这些调制技术也能用在本发明的DIFET激光器中。例如，由于上述光学谐振腔保证了在谐振腔标称谐振频率的一个比较窄的频带内的所选频率上谐振，所以DIFET激光器的频率调制是可能的。因此，通过借助栅电压的改变来对光振幅或频率进行调制，本发明的发光和激光DIFET都可用于传输信息。因为仅对栅极驱动进行调制，因此不需要较大功率的放大器或开关。另外，内行人应理解，在需要时，通过适当改变所加栅电压，本发明的发光和激光DIFET可在“关”态和“开”态间进行转换。换言之，较低功率的栅极信号就能控制DIFET的光输出。这是由本发明的DIFET所固有的高功率增益的所保障的， 并体现了优于两端点发光二极管和激光器（在其中主驱动功率必须由独立激励功率元件进行“关”和“开”态之间的转换）的重要一点。这种通过改变栅极电压进行的光调制可以几十或几百兆赫的速率进行，这使本发明的发光和激光DIFET在通信和计算机及其他应用方面非常有价值。

图29至40显示了本发明的DIFET的各种横向实施例，它们主要工作在增强型。图43显示了增强型DIFET的一种纵向实施例。图43中的DIFET285可用与图19B的晶体管80a所用的相似的工艺步骤制作。DIFET285包括：衬底42，具有金属层44和n+型a-Si欧姆接触层46的底电极;被底绝缘层62、侧绝缘层152a和152b以及顶绝缘层64的绝缘材料所包围的金属栅极50;和包括由p+型a-Si欧姆接触层和金属层54的顶电极。DIFET285还包括至少一个窗口51p，该窗口在顶和底电极之间伸延，并通过栅极50和栅绝缘层62和64。窗口51p充满了大致本征的a-Si半导体材料48，48形成了顶和底电极间的电流通路。正如就本发明的其它纵向实施例所解释的，可改变DIFET285各层的厚度，以适应不同工作电压。例如，作为说明例子，DIFET285的各层的厚度可为如下：金属层44和54，300至1，500埃;欧姆接触层46和52-500至1，500埃;顶、侧和底绝缘层62和64-300至1，000埃;金属栅层50-4，000至20，000埃。绝缘层152a和152b间的窗口51p（如图所示）的平均尺寸可为约半微米至几微米。

为制作DIFET285，可在开始时把层44、46、62、50和64淀积成连续层（即其上没有开口）。随后，可在层64顶上淀积光致抗蚀剂，在曝光和显影，以留下尺寸与图43所示窗口51p的底部相符的胶窗口。此后，可对该结构进行等离子刻蚀，以产生窗口51p并形成层64、50和62（如图43所示）。也可采用离子铣（窗口51p的V形形状是由于光致抗蚀剂掩膜的钻蚀造成的，这在较厚的层50上刻孔时是经常发生的。）随后，在把光致抗蚀剂除掉之后，淀积绝缘层152a和152b（如图所示）。如果在区域46a 中由绝缘层淀积工序所来的物质过多，可用定向的反应离子刻蚀将其除掉，这样做将除掉区域46a中的多余物质，但栅极绝缘层152a和152b不会除掉过多。接着淀积本征层48和p+欧姆接触层52。其后，若需要，可通过刻蚀，或离子铣从层64上除掉本征材料，以及绝缘层152a和152b的淀积留在那里的任何多余物质，而将剩出的结构弄平。最后，可随后淀积层152和金属层54，从而完成DIFET285的制作。

根据所加栅电压，可增强或减小DIFET285的阳极54或阴极44间的正偏二极管电流。为使DIFET285工作于增强型，可把阴极44接地，并给阳极加上几伏的偏压，同时把足够的正电压加到栅极50上。这样在大致于p+电极52和n+电极46之间延伸的本征层48中产生出大致纵向的导电沟道242a和242b。为图示目的，导电沟道242a和242b的外边界分别用虚线244a和244b表示。欧姆接触层46和52各有一积累区，其中含有与累积区导电类型相应的高密度载流子，它们从其中向外延伸。例如，p+电极层52带有积累区52a，其中包括有伸入本征层48至少约1，000埃的多余空穴（如点线52b所示）。类似地，n+电极层46带有向外延伸至少1，000埃向积累区46a（如点线46b所示）。导电沟道242a和242b伸入积累区46a和52a中，因而保证了沿该沟道运行的载流子不会碰到本征层48中的较高电阻区。因此，各导电沟道的总导电率是非常高的。

由于DIFET285的沟道长度短，并工作于增强型，故它能在很高的电流密度和很高的开关速率下工作。借助于本发明的技术，特别是有关纵向晶体管结构的技术，内行人应能容易地设计并制作出属于本发明范围之内的其它增强型纵向DIFET结构。

虽然本发明晶体管的双极实施例在上面被一般地描述为带有分别由n+和p+半导体材料制作的层46和52，内行人应理解到，层46和52在许多实施例中可由p+和n+型半导体材料制成，而不改变这些实施例的基本行为和性能。同样，在上面被一般地描述为双极的各种实施例，如晶体管95、100、 110、130和140，可由相同导电类型的材料构成的欧姆接触层46和52制成，而被作成单极器件。在这类晶体管的单极实施例中（如，那些用作逻辑门的晶体管），可采用设置在电流通路电极之间的栅电极的同样组合，但电流通路电极间的栅电极的相对位置、栅电极间的间距和加在栅极和电流通路电极上的电压进行调整，以补偿本发明的双极晶体管和单极晶体管间工作特性的不同。其它可能的变化对内行人来说也是明显的。例如，在本发明的各种VMIT实施例的大部分中，显示为未绝缘的栅层可用与图15和18所示的类似的方法进行绝缘。

这里，本发明的描述是参考薄膜晶体管器件进行的，该器件由非晶材料（如非晶硅合金）制成的半导体区或层构成，然而，也可采用非晶硅合金以外的半导体材料。内行人也应容易地理解本发明对于用适当近乎微晶、近乎多晶或其它薄膜半导体材料制成的TFT的适用性。作为说明而非限定，可用包括辉光放电淀积、化学汽相淀积、溅射、蒸发、离子度等的技术，淀积这些半导体材料，以及绝缘层和金属层及电极层。

为制造外延生长型的，或用单片单晶或在单晶片上制造的新颖单晶晶体管，行家应理解在此所公开的新型晶体管结构和原理的适用性。通过反应本发明的技术，这些人可容易地对传统晶体FET进行修改，以利用本发明的新颖结构和工作原理。在S.M.Sze的“半导体器件物理”（PHYSICS    OF    SEM    ICONDUCTOR    DEVICES，1981年第二版的第431-496页，讨论了一些传统的单晶MOSFET，包括若干具有短沟道长度的，这些都可进行各种修改。其第312-358页描述了一些可以这样进行修改的传统晶体JFET和MESFET。因此Sze这篇论文的引用部分被选作参考文献。在许多情况下，把传统FET转变为这里公开的一般型式的双极FET仅需一点结构改动，即把这些传统FET中的电流载流电极之一改变成相反导电类型的半导体材料。

图41A至42B为本发明在单晶FET器件的适用性提供了简要说明。图41A显示了制作在适当单品衬底282上的本发明的绝缘栅场效应管。图41A中衬底282的晶体最好是从足够纯或基本本征（即未掺杂）的半导体材料（如硅）外延生长出来。或者，衬底282也可用掺杂晶体材料制作，只要采用已知的适当防范措施或步骤来尽量减小电极和衬底间的漏电流。衬底282覆盖有（如1，000至2，000埃）绝缘膜284（如二氧化硅或氮化硅），膜内开有窗口286和288，以分别使漏电极290与p+扩散区292，源极294与n+区296实现欧姆接触。绝缘层284使栅极298同p+区292、n+扩散区296、及位于p+和n+区之间的基本本征半导体区300实现电绝缘。区300最好是扩散区292和296之间的衬底282的未掺杂部分。p+区292和漏极290分别对应于29A中的p+层52和晶体管150的金属层54。晶体管280的源极294和n+扩散区296对应于晶体管150的金属电极44和n+层46。晶体管280的导电沟通或区300在功能上对应于晶体管150的非晶半导体层48，因为150的导电沟道就位于层48中。

除了导电区306掺杂有施主或n型杂质，以促进该导电沟道中的电子传导之外，图41B的双极晶体305和图41A的晶体管280的结构完全相同。实际上，区306的掺杂浓度应大大低于n+或p+区的掺杂浓度。最佳掺杂浓度可随器件几何尺寸和所需阀值电压而变。沟道区306最好由轻掺杂n型半导体构成（内行人有时称之为n-型或nu型半导体）。由于沟道306是由这种施主材料构成，晶体管305作为双极n沟道MOSFET时，其功能最好。换言之，在晶体管305的工作中，当把正偏压加到栅极298上，从而把过剩电子抽入沟道306时，达到了最佳电流。

图41C显示了本发明的另一种单晶衬底器件实施例，除了其导电区312由掺有受主或p型杂质的本征材料制成，以促进空穴在该导电沟道中的传导之外，它基本上与图41A的晶体管280相同。沟道区312最好是受主半导体材料或由轻掺杂p型半导体材料制成（有时称之为p-型或pi型 半导体）。双极晶体管310的最佳多数载流子是空穴，而不是电子。通过在栅极298上加质偏压，可把空穴抽向栅极，从而形成为道。

在工作中，晶体管280、305和310都将流过双极电流。然而与具有类似尺寸的几何形状的传统单晶单极绝缘栅晶体管相比，在加有同样电压的情况下，在各沟道中两种载流子的同时存在增大了电流密度和沟道深度。

在传统p沟增强型MOSFET中，沟道区一般由轻掺杂n型材料构成，而漏和源扩散区由p+型材料构成。类似地，在传统n沟增强型MOSFET中，沟道区一般由轻掺杂p型材料构成，而源和漏扩散区一般由n+型材料构成。当这种MOSFET截止时，由于沟道和扩散区间的一个结受到反向偏置，因而能达到极高的沟道电阻。由于DIFET280中的导电区300是由本征单晶材料构成，故当栅极298和沟道长度不是太短时，导电区300具有相当高的电阻。相反地，图41B和图41C所示的单晶DIFET掺有与主要载流子型号相同的杂质。在这点上，它们类似于耗尽型MOSFET，其源和漏极之间的沟道一般扩散与源和漏扩散区类型相同的杂质。这样，不存在能截断两个电极间电流的反偏结。其掺杂浓度很高且沟道长度较短，这些晶体管的截止电流可能不能够适当低。然而，在具有相同沟道长度和nu型或pi型沟道区的晶体管中，由于较低掺杂使电阻率增加，其关闭电流（在不加栅压时可以足够低。这样，对适当长的沟道长度，通过限制晶体管205的nu型沟道或晶体管210的pi型沟道中的掺杂量，就可在栅极未加电压时，在这些晶体管中获得适当低的关闭电流。然而，最好通过在这些晶体管的栅极加上偏压，来关闭它们的沟道。这种栅偏压产生的电场倾向于使主要载流子离开沟道区，从而使主要载流子数目大大减少，否则主要载流子会在沟道区中形成漂移电流。如前所述，主要载流子数目的减少会减少补偿载流子。然而，该偏压不应过大，以免产生出主要由相反性的载流子构成的沟道。

图41A至41C的晶体管可用单晶技术中众所周知的技术制作。简要地 说，适于制作晶体管280的一种技术包括：（1）在单晶硅片上生长本征衬底（例如，厚为5至25微米）;（2）在整个硅片上生长一薄层绝缘材料;（3）用光刻刻蚀工艺除去窗口286处的绝缘层，并对该窗口进行隔离扩散，使p型杂质通过该窗口透入i型外延层，从而形成p+区292;（4）在除掉该绝缘层的余留部分之后，生长新的绝缘层，用光刻技术刻出窗口288，并通过该窗口把n型杂质扩散到本征层282中，以形成n+区296;（5）除去余留的绝缘材料，生长新的绝缘层，光刻刻出一组与286和288相对应的窗口，在窗口286与288内制作掺杂区和金属电极间的欧姆接触;（6）在整个硅片上真空淀积一层薄的铝膜，并随后用光刻技术将所有的不需要铝刻蚀掉，留下漏极290、源极294和栅极298所需的铝图形。

为制作图41B的晶体管305，可用刚叙述的基本工艺，但要作如下修改：在步骤（3）之前，绝缘材料用掩膜掩蔽，进行刻蚀，以开孔，欧姆接触层296和298及n型或nu型沟道区306位置就位于此。随后，通过该孔，可用n型杂质对衬底282进行轻掺杂，以制成格外长的nu型沟道区。随后可按上面的步骤（3）继续进行加工。内行人应能理解到，随后形成的重掺杂扩散区292和296将完全起压过或掩盖住区292和296中的淀积的n型或nu型层的作用，从而使沟道306恢复到所需的长度（如图42B所示出）。

内行人应理解，图41C的晶体管可用类似于制作晶体管305的方法制作。当然，也可采用更先进的集成电路制作技术，来制作图41A至41C所示的单片晶体管器件。

如前所述，可容易地对许多常规FET结构（非晶、多晶、晶体等）进行修改，从而成为本发明的双极FET或DIFET。在图42中提供了一个这类例子。图42A是连成互补MOS倒相器320（如图42B所图示）的两个本发明DIFET或单晶体管的剖视图。应注意到，图42B画出了两个改过的MOSFET电路符号，每个都带有两个而非通常的一个箭头，以表示我们的新型FET，即DIFET的双极电流。各符号中的全箭头 代表在p型和n型半导体材料间形成的二极半导体结，而各符号中的半箭头表示n+和n-半导体材料，或p+与p-半导体材料间形成的欧姆半导体结。众所周知，通过在同一基片上，采用互补p沟和n沟增强型MOS晶体管，CMOS器件把功耗降到了非常低的水平，图42A中的晶体管Q1是p沟器件，晶体管Q2是n沟器件。在倒相器320中，阴极K和阳极A2连在一起，且栅极G1和G2连在一起。这两个晶体管Q1和Q2是串联的，当公共栅极端G处于逻缉1或逻缉0时，在任何时刻二者中仅有一个导通。由于在任何一种逻辑态中，都有一晶体管关闭，该倒相器320的静止功耗为泄漏电流和加到阴极K2上的电源电压（-VDD）的乘积。内行人应理解，通过组合图42B所示的简单倒相器电路，可以制出更复杂的数字电路（如“或非”门、“与非”门的触发器。

如内行人所能理解的，本发明可按与这里所具体描述的不同的方式进行实施。例如，行家能容易地通过对选自本发明的各实施例的器件进行逻缉的和直接的组合，设计并制作出其它的DIFET和VMIT结构（包括逻缉门）。因此，应当理解的是，在所附权利要求的范围内，本发明可按与上面所具体描述的不同的方法进行实施。