像素单元、图像传感器及其制造方法
阅读：54发布：2020-05-17
专利汇可以提供像素单元、图像传感器及其制造方法专利检索，专利查询，专利分析的服务。并且本公开涉及 像素 单元、图像 传感器 及其制造方法。根据本公开的一个方面，提供了一种像素单元，所述像素单元形成在 半导体 衬底中，所述像素单元包括：光电 二极管 ，能够响应于入射光而生成电荷；浮动扩散部，位于 光电二极管 的至少一部分之上；以及势垒区，位于光电二极管与浮动扩散部之间，以将光电二极管和浮动扩散部隔离开；其中势垒区被配置用于控制由光电二极管生成的电荷从光电二极管到浮动扩散部的传输。，下面是像素单元、图像传感器及其制造方法专利的具体信息内容。
1.一种像素单元，其特征在于，所述像素单元形成在半导体衬底中，所述像素单元包括：
光电二极管，能够响应于入射光而生成电荷；
浮动扩散部，位于所述光电二极管的至少一部分之上；以及
势垒区，位于所述光电二极管与所述浮动扩散部之间，以将所述光电二极管和所述浮动扩散部隔离开；
其中所述势垒区被配置用于控制由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输。
2.根据权利要求1所述的像素单元，其特征在于，
所述半导体衬底具有第一导电类型，
所述光电二极管包括设置在所述半导体衬底中的掺杂区以及与所述掺杂区邻接的所述半导体衬底的一部分，
所述掺杂区具有与第一导电类型相反的第二导电类型，
所述浮动扩散部具有第二导电类型，
所述势垒区具有第一导电类型，且
所述势垒区位于所述掺杂区与所述浮动扩散部之间。
3.根据权利要求2所述的像素单元，其特征在于，所述掺杂区能够被配置作为双极型晶体管的发射极，所述浮动扩散部能够被配置作为所述双极型晶体管的集电极，并且所述势垒区能够被配置作为所述双极型晶体管的基极。
4.根据权利要求1所述的像素单元，其特征在于，所述势垒区被配置为：其势垒高度能够响应于接收到第一极性的电位而减小，从而允许由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的纵向传输。
5.根据权利要求4所述的像素单元，其特征在于，所述势垒区被配置为：在没有接受到电位或接收到与所述第一极性相反的第二极性的电位时，其势垒高度能够阻止由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输。
6.根据权利要求1所述的像素单元，其特征在于，所述像素单元还包括：
电荷收集层，位于所述光电二极管与所述势垒区之间，以促进收集所述光电二极管生成的电荷。
7.根据权利要求1所述的像素单元，其特征在于，
所述势垒区包括位于所述光电二极管的至少一部分之上的具有第一掺杂浓度的阻挡层和位于所述阻挡层之上的具有比第一掺杂浓度低的第二掺杂浓度的缓冲层，其中所述阻挡层被配置为控制电荷通过其进入所述浮动扩散部，并且所述缓冲层被配置为与所述浮动扩散部结合以形成二极管结构。
8.根据权利要求1所述的像素单元，其特征在于，还包括沟槽隔离结构，所述沟槽隔离结构与所述势垒区横向相邻地设置，以将所述势垒区与所述半导体衬底的和所述势垒区相邻的部分隔离开。
9.根据权利要求1或8所述的像素单元，其特征在于，还包括设置在所述半导体衬底的和所述势垒区横向相邻的部分中的钉扎层。
10.一种图像传感器，其特征在于，所述图像传感器具有形成在半导体衬底中的像素单元阵列，所述像素单元阵列中的像素单元包括：
光电二极管，能够响应于入射光而生成电荷；
浮动扩散部，位于所述光电二极管的至少一部分之上；以及
势垒区，位于所述光电二极管与所述浮动扩散部之间，以将所述光电二极管和所述浮动扩散部隔离开；
其中所述势垒区被配置用于控制由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输；以及
其中所述图像传感器还包括多个隔离区，所述多个隔离区至少将所述像素单元阵列中的像素单元的光电二极管间隔开。
像素单元、图像传感器及其制造方法
技术领域
[0001] 本公开整体地涉及电子器件，并且具体来说，涉及像素单元、图像传感器以及制造像素单元和图像传感器的方法。
背景技术
[0003] 本公开的目的之一是提供像素单元、图像传感器和制造像素单元及图像传感器的方法。
[0004] 根据本公开的一个方面，提供了一种像素单元，所述像素单元形成在半导体衬底中，所述像素单元包括：光电二极管，能够响应于入射光而生成电荷；浮动扩散部，位于光电二极管的至少一部分之上；以及势垒区，位于光电二极管与浮动扩散部之间，以将光电二极管和浮动扩散部隔离开；其中势垒区被配置用于控制由光电二极管生成的电荷从光电二极管到浮动扩散部的传输。
[0005] 根据本公开的另一方面，提供了一种图像传感器，所述图像传感器具有形成在半导体衬底中的像素单元阵列，所述像素单元阵列中的像素单元包括：光电二极管，能够响应于入射光而生成电荷；浮动扩散部，位于光电二极管的至少一部分之上；以及势垒区，位于光电二极管与浮动扩散部之间，以将光电二极管和浮动扩散部隔离开；其中势垒区被配置用于控制由光电二极管生成的电荷从光电二极管到浮动扩散部的传输；以及其中图像传感器还包括多个隔离区，所述多个隔离区至少将像素单元阵列中的像素单元的光电二极管间隔开。
[0006] 根据本公开的又一方面，提供了一种形成像素单元的方法，包括：提供具有第一导电类型的半导体衬底，所述半导体衬底具有主表面；在半导体衬底中形成具有与第一导电类型相反的第二导电类型的掺杂区，所述掺杂区和与掺杂区邻接设置的半导体衬底的一部分形成光电二极管；形成具有第一导电类型的势垒区，形成具有第二导电类型的浮动扩散部，其中，所述浮动扩散部被形成为位于掺杂区的至少一部分之上，并且势垒区被形成为位于掺杂区与浮动扩散部之间，以将掺杂区与浮动扩散部隔离开。
[0007] 根据本公开的又另一方面，提供了一种形成图像传感器的方法，包括：提供具有第一导电类型的半导体衬底，所述半导体衬底具有主表面；在半导体衬底中形成具有与第一导电类型相反的第二导电类型的掺杂区，所述掺杂区和与掺杂区邻接设置的半导体衬底的至少一部分形成光电二极管；在半导体衬底中形成第一导电类型的多个隔离区，所述多个隔离区从半导体衬底的主表面延伸到比掺杂区更深的位置以将所述光电二极管间隔为多个光电二极管；形成与多个光电二极管对应地设置的具有第一导电类型的多个势垒区，形成与多个光电二极管对应地设置的具有第二导电类型的多个浮动扩散部，其中所述多个浮动扩散部中的各浮动扩散部被形成为位于相应的光电二极管的掺杂区的至少一部分之上，并且多个势垒区中的各势垒区被形成为位于对应的光电二极管的掺杂区与对应的浮动扩散部之间，以将对应的掺杂区与对应的浮动扩散部隔离开。
附图说明
[0010] 参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
[0011] 图1示出了典型的CMOS 4T有源像素传感器(APS)单元的一部分的示意图，其中传输晶体管包括表面沟道。
[0012] 图2示出了根据本公开的一个或多个示例性实施例的像素单元的一部分的简化的示意性截面图。
[0013] 图3A-图3D分别示出了根据本公开的一个或多个示例性实施例的像素单元的一部分的示意性截面图。
[0014] 图4示出了根据本公开的一个或多个示例性实施例的像素单元的一部分的示意性电路图。
[0015] 图5示出了根据本公开的一个或多个示例性实施例的图像传感器的一部分的示意性截面图。
[0016] 图6示出了根据本公开的一个或多个示例性实施例的像素单元的制造工艺的示意性工艺流程图。
[0017] 图7A-图7E分别示出了根据本公开的一个或多个示例性实施例的像素单元的制造工艺的主要工艺步骤的示意性截面图。
[0018] 图8示出了根据本公开的一个或多个示例性实施例的图像传感器的制造工艺的示意性工艺流程图。
[0019] 图9A-图9G分别示出了根据本公开的一个或多个示例性实施例的图像传感器的制造工艺的主要工艺步骤的示意性截面图。
[0020] 注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0021] 为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
[0022] 下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些示例性实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
[0023] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同示例性实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
[0024] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
[0025] 在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0026] 本发明的示例性实施例不应当解释为限制于在此所示的区域的特定形状，而是包含例如由制造造成的形状上的偏离。例如，示出为矩形的注入区域通常将在其边缘具有圆形或弯曲特征和/或注入浓度的梯度，而非从注入至非注入区域的离散变化。同样地，由注入形成的埋层可导致该埋层与从中发生注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，且其形状并不旨在示出器件的区域的实际形状，并且并不旨在限制本发明的范围。
[0027] 参考半导体层和/或区域描述本发明的一些示例性实施例，其特征化为具有例如n型或p型的导电类型，这涉及该层和/或区域中的多数载流子浓度。因此，n型材料具有负电荷电子的多数平衡浓度，而p型材料具有正电荷空穴的多数平衡浓度。可用“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--或类似物)指定一些材料以指示对比于另一层或区域的相对较大(“+”)或较小(“-”)浓度的多数载流子。然而，此符号并不暗示在层或区域中存在多数或少数载流子的特定浓度。除非相反地明确规定，否则术语“载体浓度”或“掺杂物浓度”在指代层、膜或区域时，旨在意指此类层、膜或区域的平均浓度。
[0028] 尽管器件在本文中被解释为某些n型区和某些p型区，但本领域的普通技术人员应当理解，考虑到任何必要的电位极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照说明书的描述可行的。
[0029] 本领域已知的符合预期图像传感器和相关方法的许多另外的部件、组装过程和/或方法要素将显而易见地与本公开的具体实施方式一起使用。
[0030] 如本文所用，术语“背面”是指元件的与制造期间的晶片背面对应(或者说是位于、或面对晶片背面)的那侧(或者说是表面)。如本文所用，术语“主表面”是指元件的与制造期间的晶片正面对应(或者说是位于、或面对晶片正面)的那侧(或者说是表面)。
[0031] 图1示出了典型的CMOS 4T有源像素传感器(APS)单元10的一部分的示意图，其中传输晶体管102包括表面沟道。
[0032] 如图1中所示，单元10可以包括形成在半导体衬底100中的光电转换元件(例如，光电二极管101)、传输晶体管102、浮动扩散部(浮动扩散节点)103、复位晶体管104、放大器晶体管(例如，源极跟随器晶体管)105以及选择晶体管106。
[0034] 传输晶体管102可以是与光电二极管101相对应地提供的晶体管。传输晶体管102用作其断开/闭合状态由传输控制信号控制的开关。例如，如果向传输晶体管102提供的驱动信号使传输晶体管102进入导通状态(开关闭合状态)，则传输晶体管102可以在图中虚线箭头的方向上将光电二极管101中累积的电荷传输到与对应的浮动扩散部103。例如，如果向传输晶体管102提供的驱动信号使传输晶体管102断开，则将光电二极管101转换的电荷累积在光电二极管101处。
[0035] 浮动扩散部103还可以连接到放大器晶体管105的栅极和复位晶体管104的源极。
[0036] 复位晶体管104可以设于电源线VDD和浮动扩散部103之间。复位晶体管104可以是其断开/闭合状态由复位控制信号控制的开关。在一个示例性实施例中，复位晶体管104进入导通状态以将浮动扩散部103的电位设置为复位电平。
[0037] 放大器晶体管105可以被配置为使得浮动扩散部103耦合到其栅极并且其漏极可以耦合到电源线VDD。放大器晶体管105的源极可以耦合到选择晶体管106的漏极。放大器晶体管105可以根据浮动扩散部103的电位电平来生成像素信号。
[0038] 选择晶体管106可以被配置为使得选择信号输入到其栅极并且其源极可以耦合到垂直输出线107。选择晶体管106是其断开/闭合状态由选择信号控制的开关。在一个示例性实施例中，选择晶体管106进入导通状态以将放大器晶体管105生成的像素信号输出到垂直输出线107。
[0039] 然而，在现有技术的CMOS图像传感器中，存在可能影响图像质量的多种因素，其中一个因素是由传输晶体管102引起的。在如图1所示的传统的4T-APS设计中，当工艺缩小到下一代时，可能存在许多限制。这些限制例如可以包括：传输晶体管102是表面沟道器件，因此存在很大的挑战来将作为表面沟道器件的传输晶体管102缩小；诸如暗电流和白像素之类的表面噪声太大；当形成作为表面沟道器件的传输晶体管102时，工艺将更加复杂，因此这样的工艺例如包括CD控制、LDD注入和间隔物形成等。由此，发明人意识到，包括表面沟道的传输晶体管102制约了图像传感器向小线宽的先进工艺制程发展，原因来自表面沟道器件性能恶化愈发严重，比如开启电位不稳定、器件关断时的漏电流激增等等。
[0040] 鉴于以上所述，本申请的发明人提出了一种新的技术。
[0041] 图2示出了根据本公开的一个或多个示例性实施例的像素单元20的一部分的简化的示意性截面图。
[0042] 图2的像素单元20至少可以包括形成在半导体衬底200中的光电二极管201、在光电二极管201的至少一部分之上的浮动扩散部203以及位于光电二极管201和浮动扩散部203之间以将光电二极管201和浮动扩散部203隔离开的势垒区202。为了便于描述，这里仅示出像素单元20的主要结构。但是本领域技术人员应当理解，像素单元20还可以包括其它结构。
[0043] 在本申请的一个示例性实施例中，势垒区202是与光电二极管201相对应地提供的掺杂区。势垒区202用作其势垒高度由传输控制信号控制的开关。在光电二极管201的电荷累积阶段期间，势垒区202的势垒高度被配置为高，因此电荷不会从光电二极管201向浮动扩散部203传输，而是累积在光电二极管201处。在光电二极管201的读出阶段期间，势垒区202的势垒高度被配置为低，因此电荷能够从光电二极管201向浮动扩散部203传输。
[0044] 例如，在一个示例中，如果向势垒区202提供第一极性的电位(正电位)，其势垒高度减小，则允许在与半导体衬底200的主表面相交(例如，垂直)的方向上(例如，在图中虚线箭头的方向上)将光电二极管201中累积的电荷纵向地传输到对应的浮动扩散部203；如果向势垒区202没有提供电位或提供与第一极性相反的第二极性的电位(负电位)，其势垒高度能够阻止由光电二极管201生成的电荷从光电二极管201到浮动扩散部203的传输，从而使得光电二极管201转换的电荷累积在光电二极管201处。
[0045] 本申请的发明人发现，如果不使用具有表面沟道的传输晶体管102作为光电二极管101和浮动扩散部103之间的开关，而是通过将浮动扩散部203设置在光电二极管201的至少一部分之上，并在其间形成势垒区202，然后通过控制势垒区202来控制电荷从光电二极管201到浮动扩散部203的移动，可以解决以上提及的由表面沟道的传输晶体管102所导致的问题中的至少一个。
[0046] 势垒区202作为电荷传输通道可以远离硅表面噪声源。此外，这样的纵向通道缩短了电荷运动路程，增加了电子-伏特转换效率，并且更适合向小线宽制程延伸，而不用担心MOS器件带来的不良效应。此外，通过势垒区202来控制光电二极管201与浮动扩散部203之间的电荷传导可以省去表面传输晶体管(例如，图1中所示的传输晶体管102)，从而使得工艺变简单，由此可以更方便地制作像素单元。
[0047] 图3A-图3D分别示出了根据本公开的一个或多个示例性实施例的像素单元30-1至30-4的一部分的示意性截面图。
[0048] 如图3A中所示，像素单元30-1可以形成在半导体衬底300中。半导体衬底300的主表面可以由衬垫氧化物层(未示出)覆盖。半导体衬底300可以具有第一掺杂类型(例如，p型掺杂)，并且半导体衬底300中形成具有与第一掺杂类型不同的第二掺杂类型(例如，n型掺杂)且与半导体衬底300的主表面间隔开的阱区(掺杂区)301。该阱区301和与其邻接设置的半导体衬底300的一部分形成pn结。响应于以特定波长和能量入射的光子在pn结中生成电子空穴对，并且电子被收集至半导体衬底300中形成的阱区301中。因此，像素单元30-1中的光电二极管可以包括半导体衬底300内的阱区301和与阱区301邻接设置的半导体衬底300的一部分。
[0049] 在另一个实施例中，如图3B中所示，在像素单元30-2中，阱区301可以形成在半导体衬底300的主表面中，并且具有与半导体衬底300的主表面邻接的表面。
[0050] 然而，本发明不限于以上布置。在一个示例性实施例中，光电二极管可以包括半导体衬底300内的p型掺杂的对应的第一掺杂区(未示出)，和半导体衬底300内的第一掺杂区上面的具有n型掺杂的对应的第二掺杂区(例如，阱区301)，该第一掺杂区和第二掺杂区形成pn结。因此，像素单元30-1的光电二极管可以包括第一掺杂区和第二掺杂区。
[0051] 在一个实施例中，如图3A中所示，第一掺杂类型(例如，p型掺杂)的势垒区302可以形成在半导体衬底300的主表面中，并且位于光电二极管的阱区301之上。此外，第二掺杂类型(例如，n+型掺杂)浮动扩散部303形成在势垒区302中，并且由势垒区302围绕。由此，势垒区302位于光电二极管与浮动扩散部303之间，以将光电二极管和浮动扩散部303隔离开。
[0052] 然而本发明不限于此，例如在如图3B中所示的示例中，势垒区302可以形成在阱区301中，并且浮动扩散部303可以形成在势垒区302中。此外，例如在如图3C中所示的示例中，势垒区302可以形成在阱区301之上，并且浮动扩散部303可以形成在势垒区302之上。
[0053] 在一个示例性实施例中，如图3A-图3D中所示，像素单元30-1至30-4还可以包括p+型掺杂电势钉扎层305。钉扎，是指费米能级钉扎或钉扎到一定的电位电平，或者也可以强制或阻止费米能级/电位在能量空间中移动。p+型掺杂电势钉扎层305可以形成在半导体衬底300的主表面中。在一个示例中，如图3A-图3C中所示，p+型掺杂电势钉扎层305还可以与阱区301接触。而且，p+型掺杂电势钉扎层305通过防止界面耗尽并且还通过由于表面生成吸收载流子并防止它们到达耗尽区来减小暗电流。
[0054] 此外，在一个实施例中，如图3D中所示，像素单元30-4还可以包括位于势垒区302和光电二极管之间的电子收集层(电荷收集层)306，以促进收集由光电二极管生成的电子。在如图3D中所示的示例中，电子收集层306可以形成在光电二极管的阱区301上。在另一个示例中，电子收集层306可以形成在光电二极管的阱区301中。此外，在如图3D中所示的示例中，电子收集层306可以与p+型掺杂电势钉扎层305接触。但是在另一个示例中，电子收集层
306可以形成为更小以使得p+型掺杂电势钉扎层305可以与阱区301接触。
306可以形成为更小以使得p+型掺杂电势钉扎层305可以与阱区301接触。
[0055] 此外，在一个实施例中，如图3D中所示，势垒区302可以包括位于光电二极管的至少一部分之上的阻挡层302’和位于阻挡层302’之上的缓冲层302”。在一个示例中，阻挡层302’具有较高的掺杂浓度，并且具有较高的势垒高度。通过控制施加于该阻挡层302’上的电位等条件，可以控制电子通过其进入浮动扩散部303。在一个示例中，缓冲层302”相对于阻挡层302’具有较低的掺杂浓度，并且缓冲层302”与浮动扩散部303组合以形成二极管，从而将电子收集到其中。
[0056] 在图3A-图3D中所示的示例中，将浮动扩散部303设置在光电二极管的至少一部分之上，并在其间形成势垒区302，然后通过控制势垒区302来控制电子从光电二极管到浮动扩散部303的在与半导体衬底300的主表面相交方向上的纵向传输。
[0057] 在一个实施例中，如图3A-图3D中所示，半导体衬底300的主表面中还可以设有沟槽隔离结构304。势垒区302可以横向相邻地设置在沟槽隔离结构304之间，以将势垒区302与半导体衬底300的和势垒区302相邻的部分隔离开。
[0058] 此外，像素单元30-1至30-4还可以包括半导体衬底300的主表面之上的后段制程(BEOL)金属化堆叠件(未示出)。BEOL金属化堆叠件可以包括堆叠在层间介电层内的多个金属化层。BEOL金属化堆叠件的一个或多个接触件从金属化层延伸至像素单元。此外，BEOL金属化堆叠件的一个或多个通孔在金属化层之间延伸以互连金属化层。
[0060] 在图像传感器为背照式时，像素单元30-1至30-4还包括对应设置在半导体衬底300的背面上的滤色器和微透镜。当像素单元30-1至30-4为前照式时，像素单元30-1至30-4还可以包括对应设置在半导体衬底300的主表面之上的滤色器和微透镜。
[0061] 图4示出了根据本公开的一个或多个示例性实施例的像素单元40的一部分的示意性电路图。
[0062] 在一个示例中，图3A-图3D中的n型的阱区301和与阱区301邻接设置的p型的半导体衬底300的一部分例如可以形成图4中的光电二极管401；图3A-图3D中的n型的阱区301、p型的势垒区302和n+型的浮动扩散部303(图4中的浮动扩散部403)例如可以形成图4中的NPN双极型晶体管402。此外，复位晶体管404、放大器晶体管405、选择晶体管406和垂直输出线407可以与图1中所示的复位晶体管104、放大器晶体管105、选择晶体管106以及垂直输出线107类似。
[0063] 如图4中所示，光电二极管401的n型的阱区(例如，图3A-图3D中的阱区301)能够被配置为NPN双极型晶体管402的发射极，浮动扩散部403能够被配置作为NPN双极型晶体管402的集电极，并且势垒区(例如，图3A-图3D中所示的势垒区302)能够被配置作为NPN双极型晶体管402的基极且作为电子传输的通道。由此，可以形成垂直通道型的像素单元。
[0064] 图5示出了根据本公开的一个或多个示例性实施例的图像传感器50的一部分的示意性截面图。目前，典型的图像传感器包含布置成矩阵阵列的像素单元，每个像素单元包括若干个光电二极管或其它光敏元件以及其它元件(诸如复位晶体管、放大晶体管和选择晶体管等)。图5示出了两个像素单元50-1和50-2的示意性截面图，但是本领域技术人员理解，图像传感器50可以包括更多个像素单元以及其它元件，图5仅是为了说明而绘制。此外，为了使图5的附图更加清晰，省略了其中的BEOL金属化堆叠件以及其它元件。
[0065] 在图5中所示的示例中，相邻的像素单元50-1和50-2被隔离结构506隔离，并且隔离结构506从半导体衬底500的主表面延伸到穿透阱区501到更深的位置。但是本发明不限于此，在一个示例中，隔离结构506可以将相邻的像素单元50-1和50-2的光电二极管间隔开即可，即将相邻的像素单元50-1和50-2的阱区501间隔开即可。
[0066] 在图5中所示的示例中，像素单元50-1和50-2类似于图3A中所示的像素单元30-1，并且半导体衬底500、阱区501、势垒区502、浮动扩散部503、沟槽隔离结构504和p+型掺杂电势钉扎层505可以具有与图3A中所示的半导体衬底300、阱区301、势垒区302、浮动扩散部303、沟槽隔离结构304和p+型掺杂电势钉扎层305类似的结构。但是像素单元50-1和50-2也可以具有与图3B-图3D中所示的像素单元30-2至30-4类似的结构。
[0067] 在一个示例中，隔离结构506例如可以是p型阱区。在另一个示例中，隔离结构506也可以是深沟槽隔离(DTI)结构。
[0068] 如果需要，可以在半导体衬底500中的对应的光电二极管上方形成滤色器阵列(未示出)，使得在相关像素单元50-1和50-2的光敏区的上表面上方形成滤色器阵列中的预期滤色器元件。像素单元50-1和50-2的滤色器元件可为红色滤色器元件、蓝色滤色器元件和/或绿色滤色器元件。可以在滤色器阵列的上表面上方形成微透镜(微透镜)，以将入射光聚焦到与该像素单元50-1和50-2相关的光敏区上。
[0069] 图像传感器50还可以包括例如信号放大器、列驱动器、行选择单元、时序控制逻辑、AD转换器、数据总线输出结构、控制接口、地址解码器和模拟/数字转换(ADC)电路以及其它处理电路，如用于自动曝光量控制、非均匀补偿、白平衡处理、黑电平控制、伽玛校正的处理电路等，以用于将从像素单元获得的信号进行进一步的处理。
[0070] 图6示出了根据本公开的一个或多个示例性实施例的像素单元的制造工艺的示意性工艺流程图。图7A-图7E分别示出了根据本公开的一个或多个示例性实施例的像素单元的制造工艺的主要工艺步骤的示意性截面图。将根据图6的流程图中的步骤并参考图7A-图7E中的示意性截面图来描述根据示例性实施例的像素单元的制造方法的一个示例。
[0071] 首先，在一个实施例中，提供具有第一导电类型的半导体衬底700，所述半导体衬底700具有主表面(图6中的步骤S60)。
[0072] 如图7A中所示，半导体衬底700可以是硅衬底或者其它半导体材料。可以使用砷化镓、锗、碳化硅、砷化铟或磷化铟或合金半导体，诸如，碳化硅锗、磷化铟镓、砷化铟镓等。在其它实施例中，半导体衬底700可以被提供为在绝缘体上的外延层，诸如“SOI”层。半导体材料的晶圆可以接合或堆叠，并且半导体衬底700可以是这些层之一。本领域技术人员均理解半导体衬底不受到任何限制，而是可以根据实际应用进行选择。
[0073] 半导体衬底700是例如p型硅衬底。元件隔离膜STI(沟槽隔离结构)704可以被形成在半导体衬底700的主表面中。元件隔离膜STI704可以是例如通过STI方法形成的，并且其深度例如可以是40nm至80nm。半导体衬底700中可以形成有其它的半导体器件构件，例如，阱、栅极电介质层和/或在早期处理步骤中形成的其它构件，为了不混淆本发明，在此并未示出这些构件。此外，半导体衬底700的主表面上还可以形成有衬垫氧化物层(未示出)。
[0074] 接下来，在半导体衬底700中形成具有与第一导电类型相反的第二导电类型的掺杂区701(图6中的步骤S62)。例如，掺杂区701可以是n型的阱区并且和与其邻接设置的半导体衬底700的一部分形成光电二极管。
[0075] 在一个实施例中，例如采用P+、As或者Sb+作为掺杂剂，通过4.8MKEV至1.3MKEV的注入能量和1e12～1e13的注入剂量，执行离子注入从而形成如图7B中所示的掺杂区(深N型阱区)701。通过这样的条件形成的掺杂区701可以与半导体衬底700的主表面间隔开(图6中的步骤S624)。
[0076] 然而，在另一个实施例中，通过控制形成掺杂区701的条件，可以将掺杂区701形成在半导体衬底700的主表面中，并且具有邻接半导体衬底700的主表面的表面(图6中的步骤S622)。
[0077] 接下来，形成具有第一导电类型的势垒区702(图6中的步骤S64)。
[0078] 在一个实施例中，例如采用B-或者BF2-作为掺杂剂，通过使用适当的注入剂量和注入能量，并且例如通过光刻工艺等限定要进行离子注入的区域，由此形成如图7C中所示的p型的势垒区702。势垒区702位于步骤S624中形成的如图7B中所示的掺杂区701与半导体衬底700的主表面之间的半导体衬底700中。在一个示例中，势垒区702具有邻接半导体衬底700的主表面的表面(图6中的步骤S644)。
[0079] 在一个具体示例中，例如通过以下工艺步骤来形成势垒区702：首先执行第一步注入工艺，在该步骤采用B-或者BF2-作为掺杂剂，并且采用40kev～80kev的注入能量和4.5E12～3E13的注入剂量从而形成位于光电二极管的至少一部分之上的阻挡层(未示出)(例如，图3D中所示的阻挡层302’)，由此形成的阻挡层具有较高的掺杂浓度，并且具有较高的势垒高度，通过控制施加于该阻挡层上的电位等条件，可以控电子通过其进入随后形成的浮动扩散部；接下来执行第二步注入工艺，在该步骤采用B-或者BF2-作为掺杂剂，并且采用10kev～40kev的注入能量和1E12～1E13的注入剂量从而形成位于阻挡层之上的缓冲层(未示出)(例如，图3D中所示的缓冲层302”)，由此形成的缓冲层相对于阻挡层具有较低的掺杂浓度，并与随后形成的浮动扩散部组合以形成二极管，从而将电子收集到其中。
[0080] 在另一个实施例中，例如通过适当地设置掺杂条件，可以将势垒区702形成在步骤S624中形成的如图7B中所示的掺杂区701与半导体衬底700的主表面之间的半导体衬底700中，并且势垒区702可以与半导体衬底700的主表面间隔开(图6中的步骤S646)。
[0081] 此外，在一个实施例中，通过适当地设置注入条件，可以将势垒区702形成在步骤S622中形成的掺杂区701中。在一个具体示例中，势垒区702可以具有与半导体衬底700的主表面邻接的表面(图6中的步骤S642)。
[0082] 另外，在一种具体实现中，例如通过形成合适的抗蚀剂图案，可以将势垒区702横向相邻地设置在元件隔离膜STI 704之间，以将势垒区702与半导体衬底700的和势垒区702相邻的部分隔离开。
[0083] 接下来，形成具有第二导电类型的浮动扩散部703(图6中的步骤S66)。
[0084] 在一个实施例中，例如使用As+或者Sb+作为掺杂剂，通过10KEV～20KEV的注入能量和5E14～1E15的注入剂量，并且例如通过光刻工艺等限定要进行注入的区域，从而形成如图7D中所示的n+型的浮动扩散部703(图6中的步骤S664)。在一个示例中，通过这样的条件形成的浮动扩散部703可以位于如图7C中所示的步骤S644中形成的势垒区702中。在一个示例中，如图7D中所示，浮动扩散部703可以形成在势垒区702的一部分表面中，从而使得势垒区702围绕浮动扩散部703设置。如此设置的浮动扩散部703和势垒区702能够更好地接触，从而形成二极管型的电容器，能够促进将从光电二极管传输的电子储存在浮动扩散部703中。然而，在另一个示例中，浮动扩散部703也可以形成在势垒区702的整个表面中。
[0085] 在另一个实施例中，例如通过适当地设置掺杂条件，可以将浮动扩散部703形成在步骤S646中形成的势垒区702与半导体衬底700的主表面之间(图6中的步骤S666)。
[0086] 此外，在一个实施例中，通过适当地设置注入条件，可以将浮动扩散部703形成在步骤S642中形成的势垒区702中(图6中的步骤S662)。
[0087] 在一个具体示例中，如图7D中所示，浮动扩散部703可以具有与半导体衬底700的主表面邻接的表面。
[0088] 因此，例如通过S60→S622→S642→S662的步骤可以形成如图3B中所示的像素单元30-2的至少一部分。例如通过S60→S624→S644→S664的步骤可以形成如图3A中所示的像素单元30-1的至少一部分。例如通过S60→S624→S646→S666的步骤可以形成如图3C中所示的像素单元30-3的至少一部分。
[0089] 在一个示例性实施例中，方法步骤还可以包括形成p+型掺杂电势钉扎层705的步骤(未示出)。在一个实施例中，通过采用B-或者BF2-作为掺杂剂，并且使用5kev～10kev的注入能量和1E15～6E15的注入剂量，由此在如图7D中所示的结构的基础上形成如图7E中所示的覆盖半导体衬底700的至少一部分表面并且不覆盖势垒区702和浮动扩散部703的表面的p+型掺杂电势钉扎层705。在一个示例中，如图7E中所示，p+型掺杂电势钉扎层705还可以与阱区701接触。而且，p+型掺杂电势钉扎层705通过防止界面耗尽并且还通过由于表面生成吸收载流子并防止它们到达耗尽区来减小暗电流。
[0090] 此外，在一个实施例中，方法步骤还可以包括形成如图3D中所示的位于势垒区302和光电二极管之间以促进收集由光电二极管生成的电子的电子收集层306的步骤。电子收集层306可以形成在阱区301中，也可以形成在阱区301与势垒区302之间的半导体衬底700中。例如，在一个实施例中，使用As或Sb+作为掺杂剂，采用150KEV～250KEV的注入能量和2E12～4E12的注入剂量执行离子注入，从而将电子收集层形成在光电二极管的掺杂区301之上。此外，在一个示例中，电子收集层306可以与p+型掺杂电势钉扎层305接触。
[0091] 图8示出了根据本公开的一个或多个示例性实施例的图像传感器的制造工艺的示意性工艺流程图。图9A-图9G分别示出了根据本公开的一个或多个示例性实施例的图像传感器的制造工艺的主要工艺步骤的示意性截面图。将根据图8的流程图中的步骤并参考图9A-图9G中的示意性截面图来描述根据示例性实施例的图像传感器的制造方法的一个示例。
[0092] 首先，在一个实施例中，提供具有第一导电类型的半导体衬底900，所述半导体衬底900具有主表面(图8中的步骤S80)。
[0093] 在一个实施例中，如图9A中所示的半导体衬底900可以与图7A中所示的半导体衬底700类似。本领域技术人员均理解半导体衬底900不受到任何限制，而是可以根据实际应用进行选择。半导体衬底900是例如p型硅衬底。多个元件隔离膜STI(沟槽隔离结构)904可以被形成在半导体衬底900的主表面中。元件隔离膜STI 904可以是例如通过STI方法形成的，并且其深度例如可以是40nm至80nm。此外，半导体衬底900的主表面上还可以形成有衬垫氧化物层(未示出)。
[0094] 接下来，在半导体衬底900中形成具有与第一导电类型相反的第二导电类型的掺杂区901(图8中的步骤S82)。例如，掺杂区901可以是n型的阱区并且和与其邻接设置的半导体衬底900的一部分形成光电二极管。
[0095] 在一个实施例中，例如采用P+、As或者Sb+作为掺杂剂，通过4.8MKEV至1.3MKEV的注入能量和1e12～1e13的注入剂量，执行离子注入从而形成如图9B中所示的掺杂区(深N型阱区)901。通过这样的条件形成的掺杂区901可以与半导体衬底900的主表面间隔开(图8中的步骤S820)。
[0096] 然而，在另一个实施例中，可以通过与图6中的步骤S622类似的步骤来在半导体衬底900中形成具有与主表面邻接的表面的掺杂区901。此外，在另一个实施例中，例如通过光刻步骤和注入步骤，可以在半导体衬底900中形成多个间隔开的掺杂区901。
[0097] 接下来，在半导体衬底900中形成第一导电类型的多个隔离区906，所述多个隔离区906从半导体衬底900的主表面延伸到比掺杂区901更深的位置，以形成多个光电二极管(图8中的步骤S84)。
[0098] 在一个实施例中，首先在半导体衬底900的主表面上例如通过光刻步骤等形成抗蚀剂图案(未示出)，使得该抗蚀剂图案覆盖随后要形成像素单元的区域，而暴露出要形成像素单元之间的隔离的区域。然后例如采用B-、BF2-或者In-作为掺杂剂，使用1.5MKEV～50KEV的注入能量和4e12～1e14的注入剂量，从而在半导体衬底900中形成如图9C中所示的多个隔离区(隔离p型阱区)906。在一个示例中，多个隔离区906可以将掺杂区901和与掺杂区901邻接设置的半导体衬底900的一部分形成的光电二极管分割为多个光电二极管。
[0099] 此外，在一个可选的实施例中，方法步骤还可以包括形成如图9D中所示的位于掺杂区901中或位于掺杂区901上的半导体衬底900中以促进收集由光电二极管生成的电子的电子收集层907。例如，在一个实施例中，例如通过光刻步骤等，使用As或Sb+作为掺杂剂，采用150KEV～250KEV的注入能量和2E12～4E12的注入剂量执行离子注入，从而将电子收集层907形成在隔离区906之间、在光电二极管的掺杂区901之上。
[0100] 接下来，形成与多个光电二极管对应地设置的具有第一导电类型的多个势垒区902(图8中的步骤S86)。
[0101] 在一个实施例中，例如采用B-或者BF2-作为掺杂剂，通过使用适当的注入剂量和注入能量，并且例如通过光刻工艺等限定要进行离子注入的区域，由此形成如图9E中所示的多个p型的势垒区902。多个势垒区902位于掺杂区901与半导体衬底900的主表面之间的半导体衬底900中。在另一个示例中，多个势垒区902可以形成在电子收集层907与半导体衬底900的主表面之间的半导体衬底900中。在一个示例中，多个势垒区902中的一个或多个势垒区902具有邻接半导体衬底900的主表面的表面(图8中的步骤S860)。
[0102] 在一个具体示例中，例如通过以下工艺步骤来形成势垒区902：首先执行第一步注入工艺，例如通过合适的抗蚀剂图案，在该步骤采用B-或者BF2-作为掺杂剂，并且采用40kev～80kev的注入能量和4.5E12～3E13的注入剂量，从而形成位于对应的光电二极管的至少一部分之上的阻挡层902’，由此形成的阻挡层902’具有较高的掺杂浓度，并且具有较高的势垒高度，通过控制施加于该阻挡层902’上的电位等条件，可以控电子通过其进入随后形成的浮动扩散部；接下来执行第二步注入工艺，例如通过合适的抗蚀剂图案，在该步骤采用B-或者BF2-作为掺杂剂，并且采用10kev～40kev的注入能量和1E12～1E13的注入剂量从而形成位于对应的阻挡层902’之上的缓冲层902”，由此形成的缓冲层902”相对于阻挡层
902’具有较低的掺杂浓度，并与随后形成的浮动扩散部组合以形成二极管，从而将电荷收集到其中。
902’具有较低的掺杂浓度，并与随后形成的浮动扩散部组合以形成二极管，从而将电荷收集到其中。
[0103] 在另一个实施例中，例如可以通过与图6中的步骤S642和S646类似的步骤来形成势垒区902。
[0104] 另外，在一种具体实现中，例如通过形成合适的抗蚀剂图案，可以将势垒区902横向相邻地设置在元件隔离膜STI 904之间，以将势垒区902与半导体衬底900的和势垒区902相邻的部分隔离开。
[0105] 接下来，形成与多个光电二极管对应地设置的具有第二导电类型的多个浮动扩散部903(图8中的步骤S88)。
[0106] 在一个实施例中，例如使用As+或者Sb+作为掺杂剂，通过10KEV～20KEV的注入能量和5E14～1E15的注入剂量，并且例如通过光刻工艺等限定要进行注入的区域，从而形成如图9F中所示的多个n+型的浮动扩散部903(图8中的步骤S880)。如图9F中所示，多个浮动扩散部903可以形成在对应的势垒区902的一部分表面中，从而使得对应的势垒区902围绕浮动扩散部903设置。如此设置的浮动扩散部903和势垒区902能够更好地接触，从而形成二极管型的电容器，能够促进将从光电二极管传输的电子储存在浮动扩散部903中。然而，在另一个示例中，浮动扩散部903也可以形成在对应的势垒区902的整个表面中。在一个具体示例中，如图9F中所示，浮动扩散部903可以具有与半导体衬底900的主表面邻接的表面。
[0107] 此外，在一个示例中，可以通过例如与图6中的步骤S662和S666类似的步骤来形成浮动扩散部903。
[0109] 在一个示例性实施例中，方法步骤还可以包括形成p+型掺杂电势钉扎层905的步骤(图8中未示出)。在一个实施例中，例如通过合适的抗蚀剂图案，采用B-或者BF2-作为掺杂剂，并且使用5kev～10kev的注入能量和1E15～6E15的注入剂量，由此在如图9F中所示的结构的基础上形成如图9G中所示的覆盖半导体衬底900的至少一部分表面并且不覆盖势垒区902和浮动扩散部903的表面的p+型掺杂电势钉扎层905。在一个示例中，p+型掺杂电势钉扎层905通过防止界面耗尽并且还通过由于表面生成吸收载流子并防止它们到达耗尽区来减小暗电流。在一个示例中，如图9G中所示，p+型掺杂电势钉扎层905例如由于退火等原因而在半导体衬底900中形成另一扩散层909。
[0111] 在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的示例性实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
[0112] 如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
[0113] 如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
[0114] 另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
[0115] 另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
[0116] 还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
[0117] 在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
[0118] 本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的示例性实施例可以包括特定操作的多个实例，并且在其他各种示例性实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
[0119] 另外，本公开的实施方式还可以包括以下示例：
[0120] 项目1.一种像素单元，所述像素单元形成在半导体衬底中，所述像素单元包括：光电二极管，能够响应于入射光而生成电荷；浮动扩散部，位于所述光电二极管的至少一部分之上；以及势垒区，位于所述光电二极管与所述浮动扩散部之间，以将所述光电二极管和所述浮动扩散部隔离开；其中所述势垒区被配置用于控制由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输。
[0121] 项目2.根据项目1所述的像素单元，所述半导体衬底具有第一导电类型，所述光电二极管包括设置在所述半导体衬底中的掺杂区以及与所述掺杂区邻接的所述半导体衬底的一部分，所述掺杂区具有与第一导电类型相反的第二导电类型，所述浮动扩散部具有第二导电类型，所述势垒区具有第一导电类型，且所述势垒区位于所述掺杂区与所述浮动扩散部之间。
[0122] 项目3.根据项目2所述的像素单元，所述掺杂区能够被配置作为双极型晶体管的发射极，所述浮动扩散部能够被配置作为所述双极型晶体管的集电极，并且所述势垒区能够被配置作为所述双极型晶体管的基极。
[0123] 项目4.根据项目1所述的像素单元，所述势垒区被配置为：其势垒高度能够响应于接收到第一极性的电位而减小，从而允许由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的纵向传输。
[0124] 项目5.根据项目4所述的像素单元，所述势垒区被配置为：在没有接受到电位或接收到与所述第一极性相反的第二极性的电位时，其势垒高度能够阻止由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输。
[0125] 项目6.根据项目1所述的像素单元，所述像素单元还包括：电荷收集层，位于所述光电二极管与所述势垒区之间，以促进收集所述光电二极管生成的电荷。
[0126] 项目7.根据项目1所述的像素单元，所述势垒区包括位于所述光电二极管的至少一部分之上的具有第一掺杂浓度的阻挡层和位于所述阻挡层之上的具有比第一掺杂浓度低的第二掺杂浓度的缓冲层，其中所述阻挡层被配置为控制电荷通过其进入所述浮动扩散部，并且所述缓冲层被配置为与所述浮动扩散部结合以形成二极管结构。
[0127] 项目8.根据项目1所述的像素单元，还包括沟槽隔离结构，所述沟槽隔离结构与所述势垒区横向相邻地设置，以将所述势垒区与所述半导体衬底的和所述势垒区相邻的部分隔离开。
[0128] 项目9.根据项目1或8所述的像素单元，还包括设置在所述半导体衬底的和所述势垒区横向相邻的部分中的钉扎层。
[0129] 项目10.一种图像传感器，所述图像传感器具有形成在半导体衬底中的像素单元阵列，所述像素单元阵列中的像素单元包括：光电二极管，能够响应于入射光而生成电荷；浮动扩散部，位于所述光电二极管的至少一部分之上；以及势垒区，位于所述光电二极管与所述浮动扩散部之间，以将所述光电二极管和所述浮动扩散部隔离开；其中所述势垒区被配置用于控制由所述光电二极管生成的电荷从所述光电二极管到所述浮动扩散部的传输；
以及其中所述图像传感器还包括多个隔离区，所述多个隔离区至少将所述像素单元阵列中的像素单元的光电二极管间隔开。
以及其中所述图像传感器还包括多个隔离区，所述多个隔离区至少将所述像素单元阵列中的像素单元的光电二极管间隔开。
[0130] 项目11.根据项目10所述的图像传感器，所述半导体衬底具有第一导电类型，所述光电二极管包括设置在所述半导体衬底中的掺杂区以及与所述掺杂区邻接的所述半导体衬底的一部分，所述掺杂区具有与第一导电类型相反的第二导电类型，所述浮动扩散部具有第二导电类型，所述势垒区具有第一导电类型，且所述势垒区位于所述掺杂区与所述浮动扩散部之间；以及其中，所述多个隔离区是具有第一导电类型的隔离阱区。
[0131] 项目12.一种形成像素单元的方法，所述方法包括：提供具有第一导电类型的半导体衬底，所述半导体衬底具有主表面；在所述半导体衬底中形成具有与第一导电类型相反的第二导电类型的掺杂区，所述掺杂区和与所述掺杂区邻接设置的所述半导体衬底的一部分形成光电二极管；形成具有第一导电类型的势垒区，形成具有第二导电类型的浮动扩散部，其中，所述浮动扩散部被形成为位于所述掺杂区的至少一部分之上，并且所述势垒区被形成为位于所述掺杂区与所述浮动扩散部之间，以将所述掺杂区与所述浮动扩散部隔离开。
[0132] 项目13.根据项目12所述的方法，其中形成所述掺杂区包括在所述半导体衬底中形成具有与所述半导体衬底的主表面邻接的表面的掺杂区，形成所述势垒区包括在所述掺杂区中形成具有与所述半导体衬底的主表面邻接的表面的势垒区，以及形成所述浮动扩散部包括在所述势垒区中形成浮动扩散部。
[0133] 项目14.根据项目12所述的方法，其中形成所述掺杂区包括在所述半导体衬底中形成与所述半导体衬底的主表面间隔开的掺杂区，形成所述势垒区包括在所述掺杂区与所述半导体衬底的主表面之间的半导体衬底中形成具有与所述半导体衬底的主表面邻接的表面的势垒区，以及形成所述浮动扩散部包括在所述势垒区中形成浮动扩散部。
[0134] 项目15.根据项目12所述的方法，其中形成所述掺杂区包括在所述半导体衬底中形成与所述半导体衬底的主表面间隔开的掺杂区，形成所述势垒区包括在所述掺杂区与所述半导体衬底的主表面之间的半导体衬底中形成与所述半导体衬底的主表面间隔开的势垒区，以及形成所述浮动扩散部包括在所述势垒区与所述半导体衬底的主表面之间的半导体衬底中形成浮动扩散部。
[0135] 项目16.根据项目12-15中任一项所述的方法，所述方法还包括：形成位于所述掺杂区和所述势垒区之间的具有第二导电类型的电荷收集层。
[0136] 项目17.根据项目12-15中任一项所述的方法，其中形成所述势垒区包括：形成具有第一导电类型且具有第一掺杂浓度的阻挡层；以及在所述阻挡层之上形成具有第一导电类型且具有比所述第一掺杂浓度低的第二掺杂浓度的缓冲层。
[0137] 项目18.根据项目12-15中任一项所述的方法，所述半导体衬底中具有沟槽隔离结构，所述势垒区被横向相邻地形成在沟槽隔离结构之间，以将所述势垒区与所述半导体衬底的和所述势垒区相邻的部分隔离开。
[0138] 项目19.根据项目12-15中任一项所述的方法，所述方法还包括在所述半导体衬底的主表面、在和所述势垒区横向相邻的部分中形成具有第一导电类型的钉扎层。
[0139] 项目20.一种形成图像传感器的方法，所述方法包括：提供具有第一导电类型的半导体衬底，所述半导体衬底具有主表面；在所述半导体衬底中形成具有与第一导电类型相反的第二导电类型的掺杂区，所述掺杂区和与所述掺杂区邻接设置的所述半导体衬底的至少一部分形成光电二极管；在所述半导体衬底中形成第一导电类型的多个隔离区，所述多个隔离区从所述半导体衬底的主表面延伸到比所述掺杂区更深的位置以将所述光电二极管间隔为多个光电二极管；形成与所述多个光电二极管对应地设置的具有第一导电类型的多个势垒区，形成与所述多个光电二极管对应地设置的具有第二导电类型的多个浮动扩散部，其中所述多个浮动扩散部中的各浮动扩散部被形成为位于相应的光电二极管的掺杂区的至少一部分之上，并且所述多个势垒区中的各势垒区被形成为位于对应的光电二极管的掺杂区与对应的浮动扩散部之间，以将对应的掺杂区与对应的浮动扩散部隔离开。
[0140] 虽然已经通过示例对本公开的一些特定示例性实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各示例性实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对示例性实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
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