트랜지스터 형성 방법{METHODS FOR FORMING A TRANSISTOR}

본 발명의 실시예들은 일반적으로 반도체 제조 공정들 및 소자들의 분야에 관련되고, 보다 상세하게는, 반도체 소자들을 형성하는 실리콘-함유 막들을 증착하는 방법에 관한 것이다.

점점 작은 트랜지스터들이 제조됨에 따라, 실리콘-함유 MOSFET(metal oxide semiconductor field effect transistor) 소자들과 같은, 서브-100 nm CMOS(complementary metal-oxide semiconductor) 소자들을 위한 매우 얕은 소스/드레인 접합부들을 생산하는 것에 도전하게 되었다. 이러한 MOS(FET) 트랜지스터들은 도펀트 전도성 타입에 따라, p-채널 MOS(PMOS) 트랜지스터들 및 n-채널 MOS(NMOS) 트랜지스터들을 포함할 수 있으며, PMOS는 홀들이 채널에서 전도를 담당하는, p-타입 채널을 갖는 반면, NMOS는 전자들이 채널에서 전도를 담당하는 n-타입 채널을 갖는다.

실리콘 기반 재료들은 MOSFET 소자를 위한 소자 제조에 사용될 수 있다. 예를 들어, PMOS 애플리케이션에 있어서, 트랜지스터의 함몰된 영역의 막은 일반적으로 실리콘-게르마늄이며, NMOS 트랜지스터 애플리케이션에 있어서, 함몰된 영역의 막은 SiC일 수 있다. 실리콘-게르마늄은 접합부 저항성을 감소시키기 위하여 실리 콘만을 주입하기보다는 보론을 주입하는데 유용하게 사용되며, 이는 예를 들어, 기판 표면에서 실리콘-게르마늄과 규화물층의 인터페이스가 실리콘과 실리콘-게르마늄의 인터페이스보다 낮은 쇼트키(Schottky) 배리어를 갖는 등 소자 성능을 개선한다.

함몰 구역들은 소스/드레인 연장 또는 소스/드레인 피쳐들을 포함하며, 함몰된 소스/드레인 피처를 만들기 위하여 실리콘을 에칭하는 단계 및 이어지는 선택적인 성장 실리콘-게르마늄 에피층으로 에칭된 표면을 충전하는 단계에 의해 제작된다. 실리콘과 실리콘-게르마늄 재료 사이의 격자들의 미스매치(mismatch)는, PMOS 채널에서 압축 변형을 생성하기 위하여, 그리고 홀들의 이동성을 증가시키고 소자 성능을 개선하기 위하여 접합부의 측방 치수에 전달되는 압축 응력을 발생시킨다.

선택적인 실리콘-에피택셜(Si-epitaxial) 증착 및 실리콘-게르마늄-에피택셜 증착은 유전체 구역들상에는 성장하지 않으면서, 실리콘(Si) 모트상에에피층들의 성장은 허용한다. 선택적인 에피택시는 소스/드레인들, 소스/드레인 확장들, 콘택트(contact) 플러그(plug)들 및 바이폴라 소자들의 베이스층 증착에서와 같이 반도체 소자들에 사용될 수 있다. 또한, 선택적인 에피택시는 후(post) 어닐링 공정이 생략될 수 있도록 인-시튜(in-situ) 도핑을 이용한 거의 완전한 도펀트 활성화를 허용한다. 따라서, 접합부 깊이는 실리콘 에칭 및 선택적 에피택시에 의하여 정확하게 한정될 수 있다. 개선된 접합부 깊이는 또한 압축 응력을 생성한다. 소자 제조시 실리콘 함유 재료들의 사용에 있어 일 예는 MOSFET 소자들에 관한 것일 수 있다.

그러나, 피처 크기를 감소시키는데 사용되는 매우 낮은 소스/드레인 접합부 애플리케이션들에 있어서, 종래의 제작 공정들은 PMOS 소자들의 증가된 일련의 저항성 및 감소된 압축 응력을 초래한다. 또한, 트랜지스터의 소스/드레인 영역의 표면의 규화(silicidation)는, 일련의 저항성을 증가시키고, 게다가 트랜지스터에서 형성된 원하는 압축 응력을 중화시키는 인장 강도(tensile stress)를 생성하는 접합 소비(consumption)를 초래한다. 이와 같이, 실리콘-게르마늄 결합하에 MOSFET을 위한 종래의 에칭 및 증착 공정들은 원하는 것보다 열등했으며, 원치 않는 도펀트 확산 및 원치 않는 응력 완화 효과를 초래했다.

따라서, 개선된 소자 성능과 함께 반도체 소자들로의 강화된 도펀트 농도 및 결합을 갖는 선택적이고 에피택셜한 실리콘 및 실리콘 화합물들의 증착을 위한 공정이 요구된다.

본 발명은 반도체 소자들에 사용하기 위한 증착 재료들을 제공한다. 일 실시예에서, 제1 전도성을 갖는 기판상에 게이트 유전체를 형성하는 단계, 상기 게이트 유전체상에 게이트 전극을 형성하는 단계, 상기 전극의 반대쪽에 제2 전도성을 갖는 소스/드레인 영역들을 형성하기 위하여 상기 기판 표면에 제1 도펀트를 주입하는 단계-상기 소스/드레인 영역들은 수직부 및 수평부를 가짐-, 상기 게이트 전극의 반대쪽 측벽들의 측면을 따라 쌍의 측벽 스페이서들을 형성하는 단계-상기 제1 쌍의 측벽 스페이서는 상기 소스/드레인 영역들의 제1 수직부를 커버함-, 상기 소스/드레인 영역들의 상기 수평부를 증가시키기 위하여 상기 제1 도펀트를 주입하는 단계, 상기 소스/드레인 영역들의 보다 큰 수직부를 노출시키기 위하여 상기 제1 쌍의 측벽 스페이서의 일부를 제거하는 단계, 상기 전극의 반대쪽에 상기 소스/드레인 영역� �에서 쌍의 피처 한정부(definition)를 에칭하는 단계-상기 에칭하는 단계는 상기 소스/드레인 영역들의 적어도 일부를 제거함-, 실리콘-게르마늄 소스/드레인 영역들을 형성하기 위하여 상기 피처 한정부에서 실리콘-게르마늄 재료를 선택적으로 증착하는 단계, 및 상기 실리콘-게르마늄 소스/드레인 영역들의 제1 수직부를 커버하기 위하여 상기 쌍의 측벽 스페이서상에 측벽 재료를 증착하는 단계를 포함하는 기판 처리 방법이 제공된다.

또 다른 실시예에서, 제1 전도성을 갖는 기판상에 게이트 유전체를 형성하는 단계, 상기 게이트 유전체상에 게이트 전극을 형성하는 단계, 상기 게이트 전극상에 반대쪽 측벽들의 측면을 따라 제1 쌍의 측벽 스페이서들을 형성하는 단계, 상기 전극의 반대 측면상에 쌍의 소스/드레인 영역 한정부를 에칭하는 단계, 상기 소스/드레인 영역 정의들에 선택적으로 실리콘-게르마늄 재료를 증착하는 단계, 및 제2 전도성을 갖는 소스/드레인 영역을 형성하기 위하여 증착된 실리콘-게르마늄 재료에 도펀트를 주입하는 단계를 포함하는 기판 처리 방법이 제공된다.

본 발명의 상기 기재된 특징들을 상세하게 이해할 수 있도록 하기 위하여, 위에서 간략히 요약된, 본 발명의 보다 상세한 설명은 실시예들을 참조할 수 있을 것이고, 실시예들 중 몇몇은 첨부 도면들에 도시된다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시할 뿐이고, 따라서, 본 발명의 범위를 한정하는 것으로 고려되어서는 안 되며, 다른 동일한 효과를 갖는 실시예들을 허용함을 유념하라.

도 1a-1g는 실리콘-게르마늄 집적도의 일 실시예도;

도 2a-2e는 실리콘-게르마늄 집적도의 또 다른 실시예도를 도시한다.

본 발명은 실리콘-함유 화합물들의 에피택셜 증착을 포함하는 반도체 소자들을 형성하기 위한 공정들을 제공한다. 여기서, 실리콘 함유 화합물들은 실리콘(Si)이 증착된 층들 또는 막들, 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), 이들의 도핑된 변형물(variant)들 및 이들의 조합물들을 포함한다.

본 발명의 공정들은 본 발명이 속하는 기술 분야에서 원자층 에피택시(ALE), 화학 기상 증착(CVD) 및 원자층 증착(ALD)으로 알려진 장비들에서 수행될 수 있다. 장치는 이러한 소스들을 실리콘 화합물 막들이 성장된 가열된 기판과 접촉시킨다. 이러한 공정들은 약 1 mTorr 내지 약 2,300 mTorr의, 바람직하게는 약 0.1 Torr 내지 약 200 Torr 사이의 압력 범위에서 동작할 수 있다. 실리콘-함유 막들을 증착하기 위하여 사용될 수 있는 하드웨어는 캘리포니아, 산타 클라라에 위치한 Applied Materials Inc.에 의해 제공 가능한 Epi Centura ^® 시스템, DPS Ⅱ™ 실리콘 에칭 툴(tool) 및 Poly Gen ^® 시스템을 포함한다. 적합한 ALD 장치는 Applied Materials Inc.에 양도된, "Gas Delivery Apparatus and Methods for ALD"라는 제 목의 미국 특허 제 20030079686호에 개시되며, 상기 장치를 설명하기 위하여 상기 특허의 모든 내용은 본원 발명에 참조로 통합된다. 다른 적합한 장치는 본 발명이 속하는 기술분야에서 알려진 바와 같이 뱃치(batch), 고온 퍼니스들을 포함한다.

다음의 공정 실시예들은 실리콘-게르마늄 재료들을 사용하여 구조물들을 형성한다. 일 실시예에서, 실리콘 재료의 에칭된 부분들에 실리콘-게르마늄 소스/드레인 영역들을 형성하는 방법이 제공된다. 제2 실시예에서, MOSFET 구조물과 같은, 집적 구조물은 소스/드레인 영역 한정부들을 형성하기 위한 선택적인 실리콘-게르마늄 재료 증착 및 도핑된 소스/드레인 영역을 형성하기 위해 증착된 실리콘-게르마늄 재료에 도펀트의 주입에 의하여 형성된다.

도 1a-1e는 제2 실시예에서 설명된 바와 같은 집적 구조물을 형성하는 하나의 공정 실시예의 단계들을 도시한다.

도 1a는 부분적으로 제작된 p-타입 금속 산화물 반도체 소자(PMOS)를 포함하는 기판(100)을 도시한다. PMOS는, 홀들이 채널에서 전도성을 담당하는 P-타입 채널을 갖는다. 기판(100)은 상이한 전도성 타입들의 웰들을 절연시키기 위하여, 그리고 인접한 트랜지스터들을 절연시키기 위하여 사용된 복수의 필드 절연 영역들을 포함한다. 필드 절연 영역들(110)은 기판(100)으로 트렌치를 에칭하는 단계 및 그 후 증착된 산화물로 트렌치를 충전하는 단계에 의하여 형성된 낮은 트렌치 절연(STI) 영역들인 것이 바람직하다. 필요하다면 질화물과 같은 적합한 절연체들이 산화물들 대신 사용될 수 있다.

기판(100)은 절연 영역들(110) 사이에 형성된 제1 전도성을 갖는 n-타입 영 역(120)을 포함한다. 적합한 전도성은 약 1×10 ¹⁷ atoms/cm ³ 내지 약 1×10 ¹⁹ atoms/cm ³ 사이 범위일 수 있다. n-타입 영역(120)은 인 원자들을 사용한 하나 이상의 주입 공정들 및 선택적으로 마지막 실리콘 기판(100)으로의 비소 원자들의 주입에 의하여 형성될 수 있다. n-타입 영역(120)은 최초로 도핑된 기판을 제공하는 단계, 또는 원하는 전도성으로 인 시튜 도핑된 반도체 재료를 증착시키는 단계를 포함하는 다른 수단들에 의하여 형성될 수 있다.

게이트 유전체층(130)은 n-타입 영역(120)의 상부 표면상에 형성된다. 게이트 유전체층(13)은, 예컨대, 약 5 Å 내지 약 100 Å 사이의 두께로 증착될 수 있는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시질화물층들을 포함할 수 있다. 게이트 전극(140)은 예컨대 약 1,000 Å 내지 약 3,500 Å 사이 두께인 게이트 유전체층(130)상으로 폴리실리콘을 증착시키는 단계 및 종래 알려진 포토리소그래픽 기술들을 이용하여 폴리실리콘을 패터닝하는 단계에 의하여 게이트 유전체층(130)상에 형성된다. 대안적으로, 게이트 전극(140)은 금속과 같은 또 다른 전도성 재료를 포함할 수 있다.

게이트 전극의 반대쪽의 n-타입 영역(120)의 노출된 기판 표면은 게이트 전극(140)의 노출된 상부 표면으로 p-도펀트 이온들을 주입시킨다. 도펀트 이온들은 예를 들어 보론 이온들 또는 다른 적합한 p-타입 이온들일 수 있다. 이온들은 n-타입 영역(120)에 전도성의 p-도핑된 영역들(170) 및 게이트 전극(140)에 전도성의 p-도핑된 영역(175)을 형성한다. p-도핑된 영역들(170)은 이러한 구조물에 대하여 초기 소스/드레인 영역들을 형성하며, n-타입 영역들과 상이한 p-타입 전도성을 갖는다.

측벽 스페이서들(150)은 게이트 전극(140)의 반대쪽 측벽들의 측면을 따라 형성될 수 있다. 측벽 스페이서들은 순차적으로 증착되는 재료로부터 게이트 전극(140)을 전기적으로 절연시키기 위하여 필요한 두께, 예컨대 약 50 Å 내지 약 300 Å 사이의 두께로 형성될 수 있다. 측벽 스페이서(150)는 화학 기상 증착과 같은 공지된 종래 공정으로부터 증착되는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 옥시질화물 또는 실리콘 탄화물 등의 적합한 절연 재료들을 포함할 수 있고, 도 1a에 도시된 모양을 형성하기 위하여 에칭된다.

게이트 전극의 반대쪽의 n-타입 영역(120)의 노출된 기판 표면은 높은 주입 에너지에서, 보론과 같은 부가적인 또는 제 2차 p-도펀트 이온들을 이용하여 주입된다(게이트 전극(140)의 노출된 상부 표면으로). 증가된 주입 에너지는 제 2차 p-도핑된 전도성 영역들(160)을 생성하기 위하여 n-타입 영역(120)으로 p-도핑된 이온들이 더욱 깊이 주입되도록 한다. 측벽 스페이서들(150)은 이온들이 그 밑에 n-타입 영역(120)으로 이온들이 주입되는 것을 방지하는 마스크를 형성한다. 제 2차 p-도핑된 전도성 영역(160) 및 p-도핑된 영역들(170)은 상이한 전도성을 갖는 새로운 소스/드레인 재료를 생성할 수 있다. 채널(125)은 구조물에서의 이온 이동성을 위하여 p-도핑된 영역들(170)의 내부 에지들과 본 명세서에 기재된 다음 영역들(160) 사이에 정의된다.

도 1b는 감소된 측벽 스페이서들(155)을 형성하기 위하여 측벽 스페이서의 적어도 일부를 제거하기 위한 측벽 스페이서들(150)의 에칭을 도시한다. 대안적으로, 예를 들어, 소스/드레인 확장 영역들(170)이 게이트 유전체(130) 아래로 확장하는 실시예들에서, 전체 측벽 스페이서들(150)은 제거될 수 있다. 측벽 스페이서들의 에칭은 또한 도핑된 폴리실리콘 게이트부(178)의 감소를 초래할 수 있다. 선택적으로, 측벽 스페이서들(150)의 에칭 중에 재료의 손실을 방지하기 위하여 하드 마스크(미도시)가 소스/드레인 확장 영역들(170) 및 p-도핑된 영역(175)상에 증착된다. 하드마스크 재료는 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함하는 하드마스크 애플리케이션에 사용된 임의의 재료일 수 있으며, 플라즈마 강화 화학 기상 증착(PECVD) 및 저압력 화학 기상 증착(LPCVD)을 포함하는 임의의 공정에 의하여 증착될 수 있다.

제 2차 p-도핑된 전도성 영역들(160) 및 p-도핑된 영역들(170)을 포함하는 n-타입 영역(120)은 그 후 게이트 전극(140)의 반대쪽에, 그리고 측벽 스페이서들(155)에 인접하게 배치되는 소스/드레인 한정부들(180)을 형성하기 위하여 에칭된다. 에칭 공정의 일 실시예에서, 영역(120)은 등방성 에칭에 대해 수직적일 뿐 아니라, 이방성 그리고 수평적 또는 측면적 에칭을 위하여 영역을 수직적으로 에칭하기 위하여, 이방성으로 에칭되거나 또는 등방성으로 에칭된다. 충분한 수평적 에칭은 스페이서들(155) 아래로 연장하는 함몰부들(미도시)을 생성할 수 있다.

이방성 에칭 공정은 도 1c에 도시된 바와 같이 이어지는 수직 측벽 및 한정부들의 하부를 형성할 수 있다. 대안적으로, 한정부들은 오목한 형태 또는 다른 원하는 구조물을 포함할 수 있다. 도 1c에 도시된 바와 같이 한정부들(180)을 형 성한 후 제 2차 p-도핑된 전도성 영역들(160) 및 p-도핑된 영역들(170)의 일부가 남아있을 수 있다. 한정부들(180)은 예를 들어, 약 50 Å 내지 약 1,500 Å 사이의 깊이 및 절연 영역들(110)로부터 측벽 스페이서들(155)의 외부까지의 범위인 폭인, 임의의 필요한 치수들일 수 있다. 에칭 공정은 또한 남아있는 도핑된 폴리실리콘 게이트부(179)를 제거하기 위하여 감소된 도핑된 폴리실리콘 게이트부(178)의 일부를 제거할 수 있다. 하드마스크(미도시)는 에칭 공정 중에 재료의 손실을 방지하기 위하여, 예를 들어, 전극(140) 및 게이트부(178) 등의 구조물과 같은 부분들상에 증착될 수 있다.

소스/드레인 한정부들(180)은 그 후 도 1d에 도시된 바와 같이 소자 기능에 필요한 실리콘-게르마늄 재료 또는 실리콘 탄화물과 같은 실리콘 함유 재료들로 충전된다. 제 2차 p-도핑된 전도성 영역들(160)의 나머지 부분들은 증착 재료들로 흡수될 수 있다. 실리콘 게르마늄 재료는 또한 폴리실리콘 게이트층(177)을 완벽하게 형성하기 위하여 나머지 도핑된 폴리실리콘 게이트부(179)상에 증착될 수 있다. 한정부들(180)은 도 1a에 도시된 바와 같은 이온 주입 방법에서 허용된 것보다 게이트 유전체를 향하여 더 연장될 수 있도록 설계되어, 영역들(185)이 채널(125)로 더 가깝게 형성되도록 하는 응력을 허용한다.

실리콘 함유 재료는 도펀트들을 제외한 공정에 의하여 증착되고, 일반적으로 약 1 원자 퍼센트 내지 약 30 원자 퍼센트의 게르마늄 농도를 갖는 실리콘-게르마늄 재료를 포함한다. 대안적으로, 증착된 실리콘-게르마늄 재료는 보론 또는 소스/드레인 재료들을 형성하기 위하여 필요한 다른 재료들과 같은 도펀트들을 더 포함 할 수 있다. 실리콘 게르마늄 재료를 증착하는 공정의 예들은, 2003년 10월 10일자로 출원된 미국 특허 제 10/683,937호 및 2004년 5월 14일자로 출원된 미국 특허 제10/845,984호에 개시되며, 상기 두 특허의 모든 내용은 본 명세서의 청구 범위와 기재를 벗어나지 않는 범위 내에서 본원 발명에 참조로 통합된다. 실리콘-게르마늄은 여러 가지 이유로 PMOS 애플리케이션에 사용된다. 실리콘-게르마늄 재료는 실리콘 단독보다는 보론과 더 결합하여, 접합부 저항성이 낮아진다. 또한, 기판 표면에서 실리콘-게르마늄/규화물층의 인터페이스는 실리콘/규화물 인터페이스보다 낮은 쇼트키 배리어를 갖는다.

또한, 실리콘-게르마늄의 격자 상수는 실리콘의 격자 상수보다 크기 때문에 실리콘의 상부에 에피택셜하게 성장된 실리콘-게르마늄은 실리콘/실리콘 인터페이스에 비하여 막 내부의 압축 응력을 증가시킨다. 압축 응력은 PMOS에서 압축 변형을 생성하기 위하여, 그리고 홀들의 이동성을 증가시키기 위하여 측방 치수에서 전달된다. NMOS 애플리케이션에 있어서, SiC의 격자 상수는 실리콘의 격자 상수보다 작기 때문에, SiC는 채널에서의 인장 강도(tensile stress)를 생성하기 위하여 함몰 영역들에서 사용될 수 있다. 인장 강도는 채널 내부로 전달되고, 전자 이동성을 증가시킨다.

응력 유도 영역들(185)의 실리콘 함유 재료는 한정부들(180)에서, 그리고 게이트부(179)의 에칭된 부분상에와 같은 실리콘상에 선택적으로 증착된다. 실리콘 함유 재료는 게이트 유전체 재료(130)의 레벨에 대한 한정부들(180)을 충전하기에 충분한 양으로 증착되며, 응력 유도 영역들(185)을 위한 소스/드레인 영역을 형성 하도록 참조된다. 실리콘 함유 재료는 상이한 p-타입 전도성을 갖는 새로운 p-도핑된 소스/드레인 영역이 제공되면, 소스/드레인 영역들의 이전의 소스/드레인 영역은 제 2차 p-도핑된 전도성 영역들(160) 및 p-도핑된 영역들(170)으로 형성된다.

대안적으로, 그 후 응력 유도 영역들(185)의 증착된 실리콘 함유 재료는 내부에 소스/드레인 영역들을 형성하기 위하여 본 발명이 속하는 종래 기술 분야에서 알려진 이온 주입 공정에 의해 도핑될 수 있다. 실리콘 함유 재료는 약 1×10 ¹⁸ atoms/cm ³ 내지 약 2.5×10 ²¹ atoms/cm ³ 의, 바람직하게는 약 2×10 ²⁰ atoms/cm ³ 의 도펀트 농도에서 충분한 도펀트들(예를 들어, B, As 또는 P)을 이용하여 이온 주입될 수 있다.

도핑되거나 또는 도핑되지 않은 실리콘-게르마늄 재료로 만들어진 구조물은 이온 이동성을 증가시키기 위하여 채널(125)에서 증가된 응력 및 변형을 제공하고, 트랜지스터 구조물의 개선된 기능을 제공하는 것으로 여겨진다. 소스/드레인 영역들은 채널(125)에 인접한 영역들을 형성하고, 채널(125)에 대한 증가된 응력 및 변형을 제공하여, 개선된 구조물 성능을 초래할 뿐만 아니라, 소스/드레인 영역들(170)의 더 많은 양의 재료를 허용하는 것으로 여겨진다.

도 1e는 소스/드레인 영역들(170)로부터 게이트 전극(140)을 더욱 절연시키는 강화된 측벽 스페이서들(190)을 형성하기 위한 부가적인 측벽 스페이서 재료를 증착하는 단계를 도시한다. 측벽 스페이서들을 위한 부가적인 재료는 측벽 스페이서들(150)에 대하여 기재된 바와 같이 동일한 공정 및 동일한 재료에 의하여 증착 될 수 있다. 대안적으로, 측벽 스페이서들(190)은 상기 기재된 이온 주입 공정에 앞서 증착될 수 있다. 측벽 스페이서들은 일반적으로 본 명세서에 기재된 바와 같은 다음 공정을 위한 실리콘-함유 재료의 상당 부분을 노출시킨다.

기판은 그 후 어닐링, 캐핑층, 및/또는 제1 실시예에 대하여 본 명세서에 기재된 샐리시데이션 ( salicidation ) 공정과 같은 부가적인 공정을 거칠 수 있다.

도 1f 및 1g는 게이트 유전체 재료(130)상에 "융기된(raised)" 소스/드레인 영역으로 참조되는, 돌출부 및 연장부(extension)(188)를 형성하기 위하여 과도한 양으로 증착된 실리콘-게르마늄 재료를 갖는 트랜지스터의 대안적인 실시예를 도시한다. 융기된 소스/드레인 연장부(187)는 압축 응력 및 채널 변형을 증가시키고, 홀들의 개선된 이동성 및 이에 따른 개선된 소자 성능을 제공하는 것으로 여겨진다. 융기된 소스/드레인 연장부(187)는 예를 들어, 게이트 유전체 재료(130)의 레벨상에 약 20 내지 약 60 nm일 수 있다. 도 1g는 소스/드레인 영역들(170)로부터 게이트 전극(140)을 더욱 절연시키는 강화된 측벽 스페이서들(190)을 형성하기 위한 부가적인 측벽 스페이서 재료를 증착하는 단계를 도시한다.

도 1g는 소스 유도 영역들(185)의 소스/드레인 영역들의 증착된 실리콘 함유 재료들상에 낮은 저항성 규화물(197)을 형성하기 위하여 사용되는, 니켈 규화물 형성과 같은, 샐리시데이션 공정을 도시한다. 규화물 형성 공정은 코발트 및 티타늄 질화물 증착 및 코발트 규화물을 형성하기 위한 어닐링과 같은 본 발명이 속하는 기술 분야에서 알려진 종래 기술 중 하나일 수 있다. 니켈 규화물을 위한 니켈 및 규화물 형성에 적합한 다른 금속들과 같은 다른 재료들은 본 명세서에서 규화물 (197)을 형성하기 위해 사용될 수 있다. 이온 주입에 뒤따르는 어닐링 공정 또는 게이트 전극(140)상에 캐핑층들(미도시)(및, 선택적으로, 규화물) 및 영역들(185)의 소스/드레인 영역들(및 규화물들(197))(185)과 같은 추가적인 공정들이 필요에 따라 수행될 수 있다.

도 2a-2e는 소스/드레인 연장부 영역들을 이용한 집적 구조물을 형성하는 하나의 공정의 실시예에 대한 단계를 도시한다. 도 2a는 부분적으로 제작된 p-타입 금속 산화물 반도체 소자(PMOS)를 포함하는 기판(200)을 도시한다. 기판(200)은 상이한 전도성 타입의 우물들을 절연시키기 위하여, 그리고 인접 트랜지스터들을 절연시키기 위하여 사용되는 복수의 필드 절연 영역들(210)을 포함한다. 필드 절연 영역들(210)은 기판(200)으로 트렌치를 에칭하는 단계 및 그 후 증착된 산화물 및 필요에 따라 질화물과 같은 산화물이 아닌 적합한 절연체들을 이용하여 트렌치를 충전하는 단계에 의하여 형성된 얕은 트렌치 절연(STI:shallow trench isolation) 영역들인 것이 바람직하다.

기판(200)은 절연 영역들(210) 사이에 형성된 제1 전도성을 갖는 n-타입 영역(220)을 포함한다. 적합한 전도성은 약 1×10 ¹⁷ atoms/cm ³ 내지 약 1×10 ¹⁹ atoms/cm ³ 사이 범위일 수 있다. n-타입 영역(220)은 인 원자들을 이용한 한번 이상의 주입 공정들 및, 선택적으로, 실리콘 기판(200)으로의 비소 원자들의 마지막 주입에 의하여 형성될 수 있다. n-타입 영역(220)은 초기에 도핑된 기판을 제공하는 단계 또는 원하는 전도성을 갖는 인 시튜 도핑된 반도체 재료를 증착하는 단계 를 포함하는 다른 수단들에 의하여 형성될 수 있다.

게이트 유전체층(230)은 n-타입 영역의 상부 표면상에 형성된다. 게이트 유전체층(230)은, 예를 들어, 약 5 Å 내지 약 200 Å 사이 두께로 증착될 수 있는, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시질화물층들을 포함할 수 있다. 게이트 전극(240)은 게이트 유전체층(230)상에 형성되고, 예를 들어, 약 1,000 Å 내지 약 3,500 Å 사이 두께의 폴리실리콘으로 증착되고, 종래의 포토리소그래픽 기술들을 이용하여 패터닝될 수 있다. 대안적으로, 게이트 전극(240)은 금속과 같은 또 다른 전도성 재료를 포함할 수 있다.

측벽 스페이서들(250)은 게이트 전극(240)의 반대쪽 측벽들을 따라 형성될 수 있다. 측벽 스페이서들은 예를 들어, 50 Å 내지 300 Å 사이 두께로, 또는 다음의 증착 재료로부터 게이트 전극(240)을 전기적으로 절연시키기 위해 필요한 다른 두께로 형성될 수 있다. 측벽 스페이서는 화학 기상 증착과 같은 본 기술이 속하는 분야의 임의의 종래 공정으로부터 증착되거나, 도 2a에 도시된 바와 같이 형성하기 위하여 에칭된, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 옥시질화물 또는 실리콘 탄화물 등의 적합한 절연 재료들을 포함할 수 있다.

n-타입 영역(220)은 그 후 게이트 전극(240)의 반대편에, 그리고 측벽 스페이서들(250)에 인접하여 배치된 소스/드레인 한정부들(225)을 형성하기 위하여 에칭된다. 소스/드레인 한정부들(255)은 구조물 내의 이온 이동성을 위하여 채널(225)을 더욱 한정할 수 있다. 에칭 공정의 일 실시예에서, 영역(220)은 영역(220)내로 영역을 수직적으로, 그리고 수평적으로 또는 측면적으로 에칭하기 위하 여 등방성으로 에칭된다. 충분한 수평적 에칭은 도 2b에 도시된 바와 같이 게이트 유전체층(230) 아래로 연장하는 함몰부들(257)을 생성할 수 있다. 에칭 공정은 대체로 수평적 측벽 및 도 2b에 도시된 바와 같은 정의들의 하부를 포함할 수 있으며, 대안적으로, 오목한 형태 또는 다른 원하는 구조물을 포함할 수 있다. 정의들(255)은 예를 들어, 약 50 내지 약 1,500 사이의 깊이 및 절연 구조물들(210)로부터 게이트 유전체층(230)까지와 같은 폭과 같은, 그리고 필요에 따라 그 이하와 같은, 원하는 치수일 수 있다.

소스/드레인 한정부들(255)은 도 2c에 도시된 바와 같이, 소자 기능에 따라 실리콘-게르마늄 재료 또는 실리콘 탄화물과 같은 실리콘 함유 재료들(260)로 충전된다. 실리콘 함유 재료는 도펀트를 제외한 공정에 의하여 증착되고, 일반적으로 약 1 원자 퍼센트 내지 약 30 원자 퍼센트의 게르마늄 농도를 갖는 실리콘-게르마늄 재료(SiGe)를 포함한다. 실리콘 게르마늄 재료 및 다른 적합한 재료들을 증착하는 공정의 예들은, 공동 계류중인, 2003년 10월 10일자로 출원된 미국 특허 제 10/683,937호 및 2004년 5월 14일자로 출원된 미국 특허 제10/845,984호에 개시되며, 상기 두 특허의 모든 내용은 본 명세서의 청구 범위와 기재를 벗어나지 않는 범위 내에서 본원 발명에 참조로 통합된다.

실리콘 함유 재료(260)는 한정부들(255)에서와 같이, 실리콘상에 선택적으로 증착되며, 실리콘 함유 재료(260)는 게이트 전극(240)의 에칭된 부분상에 선택적으로 증착된다. 실리콘 함유 재료(260)는 한정부들(255)을 충전하기 위하여 충분한 양이 증착되고, 대안적으로, "융기된" 소스/드레인 영역으로 참조되는, 게이트 유 전체층(230)의 레벨상에 돌출부(275)를 형성하기 위하여 초과된 양이 증착된다. 또한 실리콘 함유 재료(260)는 연장부(265)를 형성하기 위하여 게이트 유전체층 아래로 연장하는 함몰부들(257)을 충전하도록 증착된다.

대안적으로, 증착된 실리콘 함유 재료(260)는 그 후 소스/드레인 영역들(270)을 형성하기 위하여 본 발명이 속하는 기술 분야의 공지된 기술인 이온 주입 공정에 의하여 도핑될 수 있다. 실리콘 함유 재료(260)는 약 1×10 ¹⁸ atoms/cm ³ 내지 약 2.5×10 ²¹ atoms/cm ³ 의, 바람직하게는 약 2×10 ²⁰ atoms/cm ³ 의 도펀트 농도에서 충분한 도펀트들(예를 들어, B, As 또는 P)을 이용하여 이온 주입될 수 있다.

도 2d는 게이트 전극(240)을 소스/드레인 영역들(270)로부터 더욱 절연시키기 위하여 측벽 스페이서들(280)의 제2 세트를 증착하는 단계를 도시한다. 측벽 스페이서들의 제2 세트는 측벽 스페이서들(250)에 대하여 기재된 바와 같이 동일한 공정 및 공일한 재료에 의하여 증착될 수 있다. 도 2d에 도시된 실시예에서, 소스/드레인 영역은 게이트 전극(240)에 대하여 충분한 절연성을 제공하기 위하여 측벽 스페이서들(280)의 증착에 앞서 에칭된다. 본 발명은 소스/드레인 영역들(270)의 에칭과 같은 어떠한 공정 없이도 측벽 스페이서들(280)의 증착을 기대한다. 대안적으로, 측벽 스페이서들(280)은 상기 기재된 이온 주입 공정에 앞서 증착될 수 있다. 측벽 스페이서들은 일반적으로 본 명세서에 기재된 바와 같이 다음의 공정을 위한 실리콘-함유 재료의 상당 부분을 노출시킨다.

제1 실시예에서 도시된 바와 같이, 도핑되거나 또는 도핑되지 않은 실리콘- 게르마늄 재료(또는 NMOS에 대한 실리콘 탄화물 재료)로 만들어진 구조물은 이온 이동성을 증가시키기 위하여 채널(225)에서의 증가된 응력 및 변형을 제공하고, 트랜지스터 구조물의 개선된 기능성을 제공한다. 도핑되지 않은 실리콘-게르마늄 재료를 사용하는 것은 변형 생성으로부터 낮은 연장 접합부 형성의 개별적인 요구를 허용하는 것으로 여겨진다. 따라서, 실리콘-게르마늄 재료는 또한 소스/드레인 영역들(270)의 더 큰 폭을 허용하는 것으로 여겨진다. 이러한 이해는 소스/드레인 영역들(270)의 형성에서의 유연성과, 채널로의 응력 증가를 제공하는 더 깊은 영역을 허용한다. 이것은 또한 실리콘-게르마늄 영역들은 접합부를 형성하기 위해 사용되는 주입 및 어닐링 공정들 중에 응력의 완화와 관계없이 응력을 최소화하도록 한다. 게다가, 융기된 및/또는 연장된 소스/드레인 영역들은 압축 응력 및 구조물에 대한 변형을 더 부가하는 것으로 여겨진다.

도 2e는 소스/드레인 영역들(270)의 증착된 실리콘 함유 재료들(260)상에 낮은 저항성 규화물을 형성하는 샐리시데이션 공정을 도시한다. 규화물(290) 형성 공정은 코발트 및 티타늄 질화물 증착 및 코발트 규화물을 형성하기 위한 어닐링과 같은 본 발명이 속하는 기술 분야의 종래 기술 중 하나일 수 있다. 니켈 규화물을 위한 니켈 및 규화물 형성에 적합한 다른 금속들과 같은 다른 재료들은 본 명세서에서 규화물(290)을 형성하기 위하여 사용될 수 있다. 필요에 따라 이온 주입에 수반되는 어닐링 또는 게이트 전극(240)(및, 규화물(290)) 및 소스/드레인 영역들(270)(및 규화물들(290))상의 캡핑층과 같은 추가적인 공정들이 수행될 수 있다.

앞선 설명에 의하여 본 발명의 실시예들이 개시되었으나, 본 발명의 기본 범 위를 벗어나지 않는 범위에서 본 발명의 다른 실시예들이 고안될 수 있으며, 그 범위는 다음의 청구항에 의하여 결정될 것이다.