技术领域
[0001] 本
发明涉及
碳纳米管CMOS集成
电路工艺，特别涉及一种无掺杂
薄膜晶体管制作方法。
背景技术
[0002] 随着
半导体技术向下持续微缩到3nm以下技术
节点，
硅基集成电路极有可能会达到硅材料以及物理量子
力学的极限。
微电子学的继续发展，迫切需要寻找新的更有潜力和优势的材料来代替硅材料，突破摩尔定律的极限。
碳纳米管(CNTs)具有超高的载流子迁移率和
平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米
场效应晶体管，因此碳纳米管(CNTs)电子学被认为是最有可能取代硅基CMOS器件、延续摩尔定律的未来信息技术之一。与主流的硅基半导体技术相比，碳纳米管器件最大的困难之一便在于无法采用硅基技术中经常使用的
离子注入工艺来调控晶体管类型和控制
阈值电压，实现对晶体管器件的有效调节，因此开发新型的器件控制技术便成为碳纳米管器件的核心所在。
[0003] 当前已经在实验室实现了碳管无掺杂高性能完美对称的CMOS电路，并用比CMOS逻辑效率更高的传输晶体管逻辑设计并实现了纳米运算器所需的全部电路。这种“无掺杂”(Doping Free)的碳纳米管CMOS工艺通过控制源漏
接触金属材料钪(Sc)或钯(Pd)或其他金属可以达到选择性地向碳管注入电子或空穴，能够有效调控并制备高性能的n型与p型碳纳米管场效应晶体管。不同于当前主流的硅基集成电路，碳纳米管器件整个
制造过程中都无需引入离子注入进行掺杂调节，因此被称为“无掺杂”碳纳米管CMOS技术。当在同一根碳纳米管上分别溅射Pd
电极和Sc电极，两个Pd电极之间的器件就是P型，两个Sc电极之间的器件则是N型。这一方法能够直接实现对晶体管器件的调控，大大节省了工艺步骤，降低了生产成本。
[0004] 尽管具有相当多的技术优势，但在碳纳米管源漏接触金属形成过程中，侧墙表面上也将溅射上一层金属。对于硅基器件而言，源漏金属经过
退火可以与硅衬底形成硅化物材料，经过后续的湿法清洗工艺将侧墙表面上沉积的源漏金属去除掉。而对于碳纳米管器件来说，源漏接触区的金属无法与下面的碳纳米管形成类似硅化物之类的
合金，使得其表现出与侧墙表面金属类似的特征，采用常规的干法或湿法
刻蚀技术都难以在二者间获得非常高的选择性，进而去除侧墙
侧壁表面沉积的金属材料。
[0005] 源漏优先制造的方式即先定义好源漏然后再形成栅结构，可以解决上述问题，但是无法实现可有效调控的栅极工艺，其对准偏差成为随后一系列集成工艺的固有问题。而采用常规的
光刻技术来定义源漏区域，会导致有源区出现不可控的对准偏差问题，特别是对更小的器件尤其如此。随后的干法或湿法刻蚀技术无法确保仅仅保留特定区域的源漏金属材料，而在去除侧墙侧壁表面金属的同时，也将去除平面上源漏区域的金属材料。
[0006] 因此，有效制造源漏接触金属，成为碳纳米管器件相比于传统硅基器件制造过程中最大的不同之一，而与之相应面临的最大挑战便在于以高效的方法、自对准地形成源漏接触金属，这已经成为制约碳纳米管器件向前发展的重大障碍。
发明内容
[0007] 本发明提供了一种自对准接触孔工艺，将源漏接触用到的金属电极沉积其中，便能够以无掺杂的方式成功制备晶体管，同时有效地避免了采用常规的源漏接触金属形成技术在侧墙上生长的金属层难以高效去除的问题。这一方法，不仅可应用于前栅结构也可以直接应用于高K金属栅后栅结构中，具有极大的适用性。本发明的内容如下所示：
[0008] 一种无掺杂晶体管器件的制作方法，其特征在于采用前栅工艺制作该晶体管器件，包括以下步骤：
[0009] S1：在衬底上沉积一半导体层，并在半导体层上形成包括侧墙和栅电极的栅极结构；
[0010] S2：在半导体层和所述栅极结构上沉积接触孔刻蚀停止层，并定义器件的电学隔离图形；
[0011] S3：在所述接触孔刻蚀停止层上沉积层间介质层ILD0，然后对上述层间介质层ILD0进行平坦化，并准确停止在栅极结构上方的一定厚度；
[0012] S4：对接触孔光刻及刻蚀后，沉积源漏接触金属和局部互连材料，然后进行接触孔平坦化。
[0013] 本发明另一方面可以采用后栅工艺制作该无掺杂晶体管器件，在步骤S1中形成的栅极结构为假栅结构，以其中步骤S2中的接触孔刻蚀停止层作为第一接触孔刻蚀停止层定义器件的电学隔离图形，
[0014] 其中步骤S3进一步按照以下步骤进行：
[0015] S3-1：在所述第一接触孔刻蚀停止层上沉积第一层间介质层ILD0，然后对第一层间介质层ILD0进行平坦化，并精确停止在假栅电极上；
[0016] S3-2：去除侧墙之间的假栅电极，直到暴露出半导体层并进行清洗，然后在上述沟槽结构中依次沉积栅介质、金属栅和引线金属层，并对上述填充后的栅电极堆叠结构进行平坦化处理；
[0017] S3-3：去除上述沟槽顶部结构中的部分金属层，在其中沉积第二接触孔刻蚀停止层，并进行平坦化，随后沉积第二层间介质层ILD1。
[0018] 优选地，步骤S1中的栅电极包括栅介质、金属栅和引线金属层的叠层。
[0019] 优选地，所述栅介质材料可以为传统的栅
氧化层如氧化硅、氮氧化硅，也可以为高K材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化
铝、氧化镧或氧化镧铝等。
[0020] 优选地，所述半导体层为碳纳米管薄膜、应变硅或锗、
量子阱、三五族化合物半导体、二维材料如
石墨烯、二硫化钼、黑磷。
[0021] 优选地，所述半导体层包括平行排列整齐的
碳纳米管阵列、碳纳米管自组装薄膜、碳纳米管网络状阵列以及或彼此任由上述多种方式组合的碳纳米管复合薄膜。
[0022] 优选地，在步骤S1中半导体层可以在衬底上直接形成，也可以通过在衬底上预先做出的图形中沉积而成。
[0023] 优选地，其中所述引线金属层选自钨(W)、铝(Al)、镍(Ni)、钴(Co)、
铜(Cu)。
[0024] 优选地，步骤S1中在
干法刻蚀形成栅极结构后，采用湿法清洗工艺去除侧壁及平面上的
聚合物及颗粒，同时保留一定厚度的栅介质层或沉积一层薄膜保护层，以防止半导体层受到损伤。
[0025] 优选地，其中所述接触孔刻蚀停止层选自氧化硅、碳化硅、氮化硅、氮氧化硅。
[0026] 优选地，其中所述接触孔刻蚀停止层可以应用应变硅技术，优选应用氮化硅应变技术。
[0027] 优选地，其中步骤S4中的接触孔光刻可以采用一步光刻即源漏接触金属、栅极引线金属及接触孔互连金属三个区域一次形成光刻图形，或者采用两步光刻即先形成源漏接触区域的光刻图形，再形成栅极引线金属及接触孔互连金属两个区域的光刻图形。
[0028] 优选地，在步骤S4中进行接触孔刻蚀时，首先通过干法刻蚀去除大部分刻蚀停止层，然后再通过调整干法刻蚀或湿法刻蚀工艺或
原子层刻蚀(ALE)或脉冲
等离子体刻蚀或其他刻蚀去除余下的刻蚀停止层。
[0029] 优选地，在步骤S4中在所述接触孔刻蚀后，局部互连金属材料沉积之前，优先在接触孔中沉积源漏接触金属。
[0030] 优选地，步骤S4中的源漏接触金属选自钯、钪、镍铂合金、
钛、钛钯、钴、钇、铝、钼金属或其合金或多层金属堆叠材料。
[0031] 本发明提出了一种新型的无掺杂晶体管器件制作工艺，可以采用前栅工艺，也可将高K金属栅后栅工艺和自对准接触孔工艺相结合，在接触孔形成后填充源漏接触金属，从而能够从根本上避免采用常规的源漏接触形成技术时在侧墙上生长金属层而难以高效去除的问题。
附图说明
[0032] 通过以下参照附图对本发明
实施例进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0033] 图1示出了本发明与前栅工艺结合的无掺杂
薄膜晶体管制备方法
流程图；
[0034] 图2示出了在衬底上形成侧墙和栅电极结构；
[0035] 图3示出了沉积第一接触孔刻蚀停止层；
[0036] 图4示出了定义器件隔离图形并去除不必要区域的半导体层；
[0037] 图5示出了图形化后的器件结构；
[0038] 图6示出了形成层间介质层ILD0；
[0039] 图7示出了平坦化层间介质层ILD0；
[0040] 图8示出了定义源漏金属图形并刻蚀形成接触孔；
[0041] 图9示出了沉积源漏接触金属和局部互连材料；
[0042] 图10示出了本发明与后栅工艺结合的无掺杂薄膜晶体管制备方法流程图；
[0043] 图11示出了在衬底上形成假栅结构；
[0044] 图12示出了沉积第一接触孔刻蚀停止层；
[0045] 图13示出了定义器件隔离图形并去除不必要区域的半导体层；
[0046] 图14示出了图形化后的器件结构；
[0047] 图15示出了形成第一层间介质层ILD0；
[0048] 图16示出了平坦化第一层间介质层ILD0；
[0049] 图17示出了刻蚀假栅电极露出
沟道层；
[0050] 图18示出了沉积栅介质、金属栅极和引线金属层；
[0051] 图19示出了去除部分引线金属层；
[0052] 图20示出了形成第二接触孔刻蚀停止层；
[0053] 图21示出了沉积第二层间介质层ILD1；
[0054] 图22示出了定义源漏金属图形并刻蚀形成接触孔；
[0055] 图23示出了沉积源漏接触金属和局部互连材料；
具体实施方式
[0056] 下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0057] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0058] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本
申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0059] 本发明提供了一种自对准接触孔工艺，将源漏接触金属沉积其中，便能够以无掺杂的方式成功制备晶体管器件，同时有效地避免了采用常规的源漏接触金属形成技术在侧墙上生长的金属层难以去除的问题。这一方法，不仅可应用于前栅结构也可以直接应用于高K金属栅后栅结构中，具有极大的适用性。下面提供两种实施例，一种是前栅结构，一种是后栅结构。
[0060] 实施例1
[0061] 本实施例主要用于前栅结构，即无需形成假栅电极，而是直接作用于晶体管。图1示出了本发明无掺杂晶体管器件制备方法的流程步骤，下面根据图1所示的步骤以及图2-9对本发明的实施例1进行详细描述。
[0062] 按照步骤S1，首先在衬底101上沉积一层半导体层102，并在半导体层102上制备形成具有侧墙103和栅电极的栅极结构，其中侧墙103位于栅电极的两侧。衬底101主要起
支撑作用，可以是氧化硅、氮化硅、
石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，只要非常平整均匀性好极可，本实施例中以氧化硅材料作为衬底，不作特别限定。在另一个实施例中，可以在衬底101上开槽，然后在槽中沉积半导体层102，而不仅仅是在平面上沉积半导体层。
[0063] 本实施例中半导体层102采用碳纳米管薄膜，可优选使用具有90％-99.9999％半导体比例的碳纳米管薄膜，包括平行排列整齐的碳纳米管阵列薄膜、碳纳米管自组装薄膜、碳纳米管网络状阵列以及或彼此任由上述多种方式组合的碳纳米管复合薄膜。除此之外，半导体层102还可以为应变硅或锗、量子阱、三五族材料、二维材料如
石墨烯、二硫化钼、黑磷等。
[0064] 上述栅电极包括栅介质104、金属栅105以及引线金属层106，其中栅介质104可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等，厚度在1-10nm范围。本实施例中所采用的栅介质为氧化铪。金属栅105可以为
单层，也可以为包括金属栅调制层和金属栅阻挡层的叠层。金属栅105所用到的材料包括Ti、TiN、Ta、TaN、TiAl、W、Mo、TaC、Al、Pd、Sc、Au、TiPd、Mo等金属或其合金或多层金属堆叠材料。引线金属层106可以为钨(W)、铝(Al)、镍(Ni)、钴(Co)、铜(Cu)等金属材料。在本实施例中采用钨(W)作为引线金属层。另外，需要指出的是，根据实际需要，栅介质材料可以选择单层或多层结构形式，如采用氧化硅或氮氧化硅与高K材料的复合结构。其作用主要是：一方面用作栅介质，另一方面用于防止半导体层在栅电极和侧墙刻蚀时，避免半导体沟道材料直接受到等离子体的影响而受到损伤。这就要求在栅电极干法刻蚀时，栅介质层不能被完全去除掉，以免造成对下面的半导体层造成损伤。
[0065] 在另一个可选方案中，在干法刻蚀形成栅极结构后，可采用湿法清洗工艺去除侧壁及平面上的聚合物及颗粒，同时要保留一定厚度的栅介质层以便给后续的侧墙刻蚀使用，以免损伤下面的半导体沟道层，或者如果在清洗工艺时去除了该栅介质层，那么在进行侧墙刻蚀时，则需要一层薄膜保护层防止半导体层受到损伤。在实际工艺中，往往需要在侧墙刻蚀前，先沉积一层薄膜介电层材料如氧化硅，然后在沉积主要的侧墙材料如氮化硅等。根据具体的工艺，这两种方案都可能得到应用。该层材料一方面可以起到栅介质的作用，另一方面也可以在栅电极和侧墙刻蚀时，避免半导体层直接受到刻蚀过程中等离子体导致的损伤。除了干法刻蚀外，还可以结合湿法清洗技术，利用其具有高选择性的特点，有效避免干法刻蚀时对沟道层带来的较多损伤。
[0066] 进一步，在前述形成的栅结构上沉积接触孔刻蚀停止层107，如图3所示。因此，需要事先在碳纳米管表面上形成一层刻蚀停止层，而且它还有助于降低由于栅极高度差而导致的过长时间的刻蚀对栅极及侧墙表面带来的损伤。
[0067] 另外，某些接触孔刻蚀停止层还可以作为应变硅技术使用，氮化硅应变技术便属于应变硅技术的一种，其是随着半导体器件的微缩而逐渐引入的一种高
应力氮化硅技术。在N/PMOS上沉积高张应力和高压应力氮化硅作为接触孔刻蚀停止层，通过应力对沟道的作用，可以增强载流子迁移率，提高器件性能。在器件尺寸不断缩小的今天，特别是随着半导体集成电路技术微缩到90nm节点以下，尤其是在65nm节点以下，为了同时提高N/PMOS的电迁移率，可将张应力和压应力的氮化硅沉积于不同的器件上进行分别调控。
[0068] 截止目前，基于CMOS工艺的应变硅技术正得到越来越广泛的应用。相比于其他应变硅技术，氮化硅应变技术在工艺上更加简单，且有着更低的成本，具有很好的发展前景。
[0069] 优选地，接触孔刻蚀停止层可以为氮化硅、碳化硅、氮氧化硅或其他绝缘材料。一般采用PECVD、LPCVD或ALD制备而成，具体厚度则要根据器件的需要而定，一般在5-50nm。在本实施例中，采用氮化硅作为接触孔刻蚀停止层。
[0070] 进一步根据步骤S2，通过光刻定义好晶体管器件电学隔离图形，去除不必要区域的接触孔刻蚀停止层和半导体层材料，以实现相邻器件间的电学隔离，避免
短路，如图4和图5所示。
[0071] 进一步根据步骤S3，如图6所示，在步骤S2形成的器件结构上沉积层间介质层(ILD0)108，可以采用PECVD、SACVD、LPCVD或HDPCVD等方法沉积氧化硅或者
旋涂一层绝缘介质SOD形成。层间介质层(ILD)材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如
无定形碳氮薄膜、多晶
硼氮薄膜、氟硅玻璃、硼
硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔
二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。在本实施例中层间介质层(ILD)采用PECVD沉积氧化硅形成。
[0072] 进一步采用化学机械
抛光(CMP)以对层间介质层(ILD0)108平坦化，根据要求，准确停止在栅极结构上方的一定厚度，以满足对局部互连线的要求，如图7所示。
[0073] 接下来，定义接触孔并刻蚀出图形后，沉积源漏接触金属和局部互连材料，然后进行接触孔CMP平坦化。上述接触孔光刻可以由一步或两步光刻组成，在本实施例中采用一步光刻，即源漏接触区域、栅极引线金属区域及接触孔互连金属区域一次形成。在另一个实施例中，在完成前述步骤S1至S3之后，采用两步光刻形成接触孔，即先形成源漏接触区域的光刻图形，再形成接触孔互连金属和栅极连接引线金属两个区域的光刻图形，然后，进入后序工艺。
[0074] 在进行接触孔刻蚀时，随着ILD层刻蚀的进行，首先将会遇到栅电极表面，此时距离源漏接触区域则尚有一个栅极高度的差距。因此，栅电极表面将承受非常长时间的过刻蚀冲击，这就要求ILD的刻蚀工艺必须对刻蚀停止层材料有非常高的选择性。当刻蚀到源漏区域时，需要切换到不同的刻蚀工艺以便高效地去除刻蚀停止层材料，同时避免发生刻蚀停止现象并且不能对下面的半导体层有明显的损伤。在实施例中，当半导体层是碳纳米管或二维材料如石墨烯、二硫化钼时，优选的方案是首先进行干法刻蚀将大多数刻蚀停止层去除，然后再通过调整干法刻蚀或湿法刻蚀或原子层刻蚀(ALE)或脉冲等离子体刻蚀或其他刻蚀工艺将余下的刻蚀停止层去除掉，以避免等离子体刻蚀工艺对半导体层或沟道材料造成严重损伤。
[0075] 在接触孔刻蚀后，局部互连材料Ti/TiN/W堆叠层沉积之前，需要在接触孔中优先沉积源漏接触金属，根据器件的需要源漏接触金属电极材料可以为钯、钪、镍铂合金、钛、钛钯、钴、钇、铝、钼等金属或其合金或多层金属堆叠材料，然后再进行接触孔互连层材料的沉积。常规接触孔的互连工艺主要由两部分组成，一部分是作为粘附层的Ti/TiN(glue layer)，另一部分是接触孔的填充金属钨(W plug)。主要目标是在不出现孔洞问题的前提下，尽可能地降低接触
电阻，进而降低RC延迟。
[0076] 实施例2
[0077] 图10示出了本发明采用高K金属栅后栅工艺制备的无掺杂薄膜晶体管的流程步骤，下面根据图10所示的步骤以及图11-23对本发明的另一具体实施例进行详细描述。
[0078] 按照步骤S1，如图11所示，在衬底201上沉积一层半导体层202，并在半导体层202上制备形成具有侧墙203和假栅204的假栅结构，其中侧墙203位于假栅204的两侧，该假栅电极204材料可以为
多晶硅或非晶硅，在本实施例中采用多晶硅假栅电极。根据实际需要，往往在半导体层202上还要生长一层或多层栅介质层(图中未示出)，栅介质层的材料可以为传统的氧化硅、氮氧化硅，也可以为高K材料，或前二者中任一材料与高K材料的复合薄膜该层一方面起到栅介质的作用，另一方面也可以在假栅电极和侧墙刻蚀时，避免半导体层直接受到等离子体的损伤。在另一个实施例中，可以在衬底201上开槽，然后在槽中沉积半导体层202。其中衬底201和半导体层202的材料选择范围与实施例1中前栅工艺中相同。
[0079] 进一步，在前述形成的假栅结构上沉积第一接触孔刻蚀停止层205，如图12所示。优选地，接触孔刻蚀停止层可以为氧化硅、碳化硅、氮化硅、氮氧化硅或其他绝缘材料。它一般采用PECVD形成，厚度根据器件的需要而定，一般在5-50nm。在本实施例中，采用氮化硅作为第一接触孔刻蚀停止层。
[0080] 进一步根据步骤S2，通过常规光刻工艺定义晶体管器件隔离图形，去除不必要区域的第一接触孔刻蚀停止层和半导体层材料，以实现相邻器件间的电学隔离，避免短路，如图13和图14所示。
[0081] 进一步根据步骤S3-1，如图15所示，在步骤S2形成的器件结构上沉积第一层间介质层(ILD0)206，可以采用PECVD或HDPCVD沉积氧化硅或者旋涂一层绝缘介质SOD形成。第一层间介质层(ILD0)材料与实施例1的前栅工艺中相同，在本实施例中第一层间介质层(ILD0)采用PECVD沉积氧化硅形成。
[0082] 进一步采用
化学机械抛光(CMP)以第一接触孔刻蚀停止层为停止层对第一层间介质层(ILD0)206平坦化，准确停止在假栅电极表面上，如图7所示。
[0083] 进一步根据步骤S3-2，如图17所示，采用干法，去除侧墙203之间的沟槽结构中的假栅电极204，直到暴露出沟槽中的半导体层202。在另外的实施例中，也可采用湿法刻蚀技术或干法和湿法刻蚀技术相结合的方式。随后，如图18所示，在沟槽结构中依次沉积栅介质207、金属栅208以及引线金属层209，在对填充后的HKMG薄膜进行CMP平坦化处理，并精确停止在第一层间介质层(ILD0)层上。其中栅介质207与前栅工艺中的栅介质材料选择范围相同。在本实施例中采用钨(W)作为引线金属层。
[0084] 金属栅208可以为单层，也可以为包括金属栅调制层和金属栅阻挡层的叠层。金属栅208的材料主要包括Ti、TiN、TaN、TiAl、TiAl、TaC、Al等，在本实施例中采用ALD进行金属栅108的沉积。
[0085] 接着根据步骤S3-3，如图19和图20所示，采用干法或湿法刻蚀技术去除在步骤S3-2中于沟槽中填充的部分引线金属层，并在其中沉积第二接触孔刻蚀停止层210，其可与第一接触孔刻蚀停止层206相同或不同，并进行CMP平坦化，随后在第一层间介质层(ILD0)和第二接触孔刻蚀停止层210上沉积第二层间介质层(ILD1)，如图21所示。第二层间介质层(ILD1)的材料可以与第一层间介质层(ILD0)相同或不同。
[0086] 进一步，与实施例1中的步骤S4类似，如图22和图23所示，在接触孔光刻及刻蚀后，沉积源漏接触金属214和局部互连材料213，然后进行接触孔CMP平坦化，并形成金属互连层212。上述接触孔光刻同样可以由一步或两步光刻组成，在本实施例中采用一步光刻。
[0087] 通过采用以上工艺，实现了将高K金属栅后栅工艺和自对准接触孔工艺相结合，在接触孔形成后形成源漏接触金属，从而能够从根本上避免采用常规的源漏形成技术时在侧墙上形成金属层材料。
[0088] 虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明
基础上，可以对之作一些
修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。
