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半导体装置及其制造方法及包括该半导体装置的 电子设备

阅读：993发布：2020-05-08

专利汇可以提供半导体装置及其制造方法及包括该半导体装置的电子设备专利检索，专利查询，专利分析的服务。并且公开了一种半导体装置及其制造方法以及包括这种半导体装置的电子设备。根据实施例，半导体装置包括衬底上彼此相对的第一器件和第二器件。第一器件和第二器件各自均包括沟道部、在沟道部两侧与沟道部相接的源/漏部以及与沟道部相交的栅堆叠。沟道部包括沿相对于衬底的竖直方向延伸的第一部分以及从第一部分沿相对于衬底的横向方向延伸的第二部分。第一器件的沟道部的第二部分与第二器件的沟道部的第二部分彼此相向或相反延伸。，下面是半导体装置及其制造方法及包括该半导体装置的电子设备专利的具体信息内容。

权利要求

1.一种半导体装置，包括衬底上彼此相对的第一器件和第二器件，第一器件和第二器件各自均包括：
沟道部，包括：
沿相对于衬底的竖直方向延伸的第一部分；以及
从第一部分沿相对于衬底的横向方向延伸的第二部分；
在沟道部两侧与沟道部相接的源/漏部；以及
与沟道部相交的栅堆叠，
其中，第一器件的沟道部的第二部分与第二器件的沟道部的第二部分彼此相向或相反延伸。
2.根据权利要求1所述的半导体装置，其中，第一器件的沟道部的第二部分与第二器件的沟道部中相对的第二部分实质上共面。
3.根据权利要求1或2所述的半导体装置，其中，第一器件和第二器件中至少一个器件的沟道部包括多个所述第二部分，各第二部分之间在竖直方向上彼此间隔开。
4.根据权利要求3所述的半导体装置，其中，第一器件的沟道部的第二部分与第二器件的沟道部的第二部分成对出现，各对第二部分彼此相对且实质上共面。
5.根据权利要求3所述的半导体装置，其中，所述至少一个器件的沟道部的所述多个第二部分具有实质上相同的形状，且在竖直方向上实质上对准。
6.根据权利要求1或2所述的半导体装置，其中，第一器件的沟道部的第一部分和第二器件的沟道部的第一部分具有实质上相同的厚度。
7.根据权利要求1或2所述的半导体装置，其中，第一器件的沟道部的第一部分和第二器件的沟道部的第一部分具有实质上共面的顶面。
8.根据权利要求1或2所述的半导体装置，其中，沟道部包括单晶半导体材料。
9.根据权利要求1或2所述的半导体装置，其中，沟道部的第一部分与源/漏部之间，沟道部的第二部分与源/漏部之间，沟道部的第一部分与第二部分之间中至少之一处存在晶体界面。
10.根据权利要求1或2所述的半导体装置，其中，所述第一部分形成为鳍的形式，所述第二部分形成为纳米片的形式。
11.根据权利要求1或2所述的半导体装置，还包括：
在栅堆叠的侧壁上形成的隔墙，所述隔墙面向各源/漏部的侧壁在竖直方向上实质上共面。
12.根据权利要求11所述的半导体装置，其中，所述隔墙包括：
在沟道部的两侧以及在沟道部的最上的第二部分上延伸的第一部分；以及在沟道部的各第二部分之间以及沟道部的最下的第二部分与衬底之间延伸的第二部分，
其中，隔墙的第一部分和第二部分包括不同的材料。
13.根据权利要求1或2所述的半导体装置，其中，栅堆叠在各第二部分的上、下表面上延伸，栅堆叠在各第二部分的上表面上延伸的部分的侧壁与栅堆叠在相应第二部分的下表面上延伸的部分的侧壁在竖直方向上实质上对齐。
14.根据权利要求1或2所述的半导体装置，其中，第一器件和第二器件中每一器件的沟道部的第一部分和第二部分包括不同的半导体材料。
15.根据权利要求1或2所述的半导体装置，其中，第一器件的沟道部的第一部分和第二器件的沟道部的第一部分包括相同的半导体材料。
16.根据权利要求1或2所述的半导体装置，其中，第一器件的沟道部的第二部分和第二器件的沟道部的第二部分包括相同的半导体材料。
17.根据权利要求1或2所述的半导体装置，其中，第一器件和第二器件中每一器件的沟道部的第一部分和第二部分具有不同的掺杂浓度和/或掺杂杂质。
18.根据权利要求1或2所述的半导体装置，还包括：
在衬底上形成的隔离层，
其中，栅堆叠形成在所述隔离层上。
19.根据权利要求18所述的半导体装置，还包括：在第一器件和第二器件中至少一个器件的沟道部的第一部分之下的穿通阻止部，穿通阻止部至少在下部被隔离层围绕。
20.根据权利要求19所述的半导体装置，其中，穿通阻止部为与衬底相接的半导体。
21.根据权利要求19所述的半导体装置，其中，
所述至少一个器件是n型器件，且穿通阻止部的半导体是p型掺杂；或者所述至少一个器件是p型器件，且穿通阻止部的半导体是n型掺杂。
22.根据权利要求20所述的半导体装置，其中，穿通阻止部的半导体延伸至源/漏部的区域。
23.根据权利要求20所述的半导体装置，其中，穿通阻止部的半导体具有与沟道部的第一部分背对第二部分的侧壁实质上共面的侧壁，且相对于沟道部的第一部分厚度减小。
24.根据权利要求18所述的半导体装置，其中，隔离层位于沟道部的第一部分下方的部分介于源/漏部之间。
25.根据前述权利要求中任一项所述的半导体装置，其中，第一器件和第二器件是不同导电类型的器件。
26.根据权利要求25所述的半导体装置，其中，所述半导体装置为互补金属氧化物半导体CMOS配置。
27.根据权利要求25所述的半导体装置，其中，衬底中包括分别与第一器件和第二器件相对应的阱区。
28.一种制造半导体装置的方法，包括：
在衬底上设置用于隔离层的第一牺牲层；
在第一牺牲层上设置至少一个用于栅堆叠的第二牺牲层和至少一个第一有源层的交替叠层；
将第一牺牲层以及所述叠层构图为在衬底上沿第一方向延伸的脊状结构；
在脊状结构与第一方向相交的第二方向上的相对两侧的侧壁上形成与第一有源层相接的第二有源层；
在衬底上脊状结构的外围形成隔离层的第一部分；
在脊状结构的中部形成沿第一方向延伸的沟槽，以将所述脊状结构分离为第一部分和第二部分；
去除第一牺牲层；
在衬底上形成隔离层的第二部分；
去除第二牺牲层；
在隔离层上形成沿第二方向延伸从而与第一有源层、第二有源层相交的栅堆叠；
通过选择性刻蚀，露出栅堆叠在第一方向上相对两侧的衬底，其中，脊状结构的第一部分和第二部分通过所述选择性刻蚀分别形成第一沟道部和第二沟道部；以及在露出的衬底上形成分别与第一沟道部和第二沟道部各自的第一有源层和第二有源层相接的源/漏部。
29.根据权利要求28所述的方法，还包括：
在第一牺牲层上形成刻蚀停止层，
其中，所述叠层形成在所述刻蚀停止层上。
30.根据权利要求29所述的方法，其中，第一牺牲层、第二牺牲层、第一有源层、第二有源层和刻蚀停止层均通过外延生长来设置。
31.根据权利要求29所述的方法，其中，
去除第一牺牲层包括：相对于衬底和刻蚀停止层，选择性刻蚀第一牺牲层。
32.根据权利要求31所述的方法，还包括：对刻蚀停止层进一步刻蚀，以将之去除。
33.根据权利要求32所述的方法，其中，在所述进一步刻蚀期间，第二有源层由于第一牺牲层的去除而露出的部分被减薄厚度，或者完全去除。
34.根据权利要求28所述的方法，还包括：
在所述叠层上形成沿第一方向延伸的芯图案；以及
在芯图案的侧壁上形成沿第一方向延伸的隔墙，
其中，构图脊状结构包括以芯图案和隔墙为掩模，对所述叠层和第一牺牲层进行刻蚀，其中，形成沟槽包括去除芯图案，以隔墙为掩模对脊状结构进行刻蚀。
35.根据权利要求34所述的方法，其中，形成第二有源层包括：
在存在芯图案和隔墙的情况下，对脊状结构进行回蚀，使其外周侧壁相对于隔墙的外周侧壁横向凹入；以及
在横向凹入的脊状结构的侧壁上生长第二有源层。
36.根据权利要求35所述的方法，其中，生长的第二有源层的外周侧壁不超出隔墙的外周侧壁。
37.根据权利要求28所述的方法，还包括：
在脊状结构的侧壁上形成的第二有源层的侧壁上第一保护层；以及
在脊状结构中的沟槽的侧壁上形成第二保护层。
38.根据权利要求28所述的方法，还包括：
向着隔离层的第一部分进行离子注入处理，注入的离子通过散射而进入第二有源层中形成穿通阻止部。
39.根据权利要求28所述的方法，其中，形成栅堆叠包括：
在隔离层上依次形成栅介质层和栅导体层；
在栅导体层上形成沿第二方向延伸的硬掩模层；
利用硬掩模层对栅导体层进行选择性刻蚀；以及
在栅导体层的侧壁上形成第一隔墙。
40.根据权利要求39所述的方法，其中，露出栅堆叠在第一方向上相对两侧的衬底包括：
以所述硬掩模层和第一隔墙为掩模，对第一有源层和第二有源层、它们的表面上存在的栅介质层和栅导体层以及隔离层进行选择性刻蚀，以露出衬底。
41.根据权利要求40所述的方法，还包括：
使栅堆叠夹于相邻的第一有源层之间的部分以及夹于最下层的第一有源层与第一隔离部之间的部分在第一方向上的相对端部凹入；以及
在所述端部处形成第二隔墙。
42.根据权利要求22所述的方法，其中，与第一沟道部相接的源/漏部以及与第二沟道部相接的源/漏部被掺杂为不同的导电类型。
43.一种电子设备，包括如权利要求1至27中任一项所述的半导体装置。
44.根据权利要求43所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

说明书全文

半导体装置及其制造方法及包括该半导体装置的 电子设备

技术领域

[0001] 本公开涉及半导体领域，更具体地，涉及具有梳齿状沟道结构的半导体装置及其制造方法以及包括这种半导体装置的电子设备。

背景技术

[0002] 提出了各种不同的结构来应对半导体器件进一步小型化的挑战，例如鳍式场效应晶体管(FinFET)以及多桥沟道场效应晶体管(MBCFET)。对于FinFET，随着其进一步缩小，鳍片的高度可以越来越高，以便在节省面积的同时获得足够的驱动电流。但是，如果鳍片高度过大，则会带来很多问题，例如鳍片坍塌、间隙填充、刻蚀形貌控制等。对于MBCFET，出于栅金属填充的目的，其中包括的纳米片之间的间隔不能继续缩小，且自加热问题变得严重。另外，与FinFET不同，MBCFET的高度并不能用来增强器件性能。发明内容

[0003] 有鉴于此，本公开的目的至少部分地在于提供一种半导体装置及其制造方法以及包括这种半导体装置的电子设备，以便在器件进一步缩小时能够获得可靠的性能。

[0004] 根据本公开的一个方面，提供了一种半导体装置，包括衬底上彼此相对的第一器件和第二器件。第一器件和第二器件各自均包括沟道部、在沟道部两侧与沟道部相接的源/漏部以及与沟道部相交的栅堆叠。沟道部包括沿相对于衬底的竖直方向延伸的第一部分以及从第一部分沿相对于衬底的横向方向延伸的第二部分。第一器件的沟道部的第二部分与第二器件的沟道部的第二部分彼此相向或相反延伸。

[0005] 根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：在衬底上设置用于隔离层的第一牺牲层；在第一牺牲层上设置至少一个用于栅堆叠的第二牺牲层和至少一个第一有源层的交替叠层；将第一牺牲层以及所述叠层构图为在衬底上沿第一方向延伸的脊状结构；在脊状结构与第一方向相交的第二方向上的相对两侧的侧壁上形成与第一有源层相接的第二有源层；在衬底上脊状结构的外围形成隔离层的第一部分；在脊状结构的中部形成沿第一方向延伸的沟槽，以将所述脊状结构分离为第一部分和第二部分；去除第一牺牲层；在衬底上形成隔离层的第二部分；去除第二牺牲层；在隔离层上形成沿第二方向延伸从而与第一有源层、第二有源层相交的栅堆叠；通过选择性刻蚀，露出栅堆叠在第一方向上相对两侧的衬底，其中，脊状结构的第一部分和第二部分通过所述选择性刻蚀分别形成第一沟道部和第二沟道部；以及在露出的衬底上形成分别与第一沟道部和第二沟道部各自的第一有源层和第二有源层相接的源/漏部。

[0006] 根据本公开的另一方面，提供了一种电子设备，包括上述半导体装置。

[0007] 根据本公开的实施例，沟道部可以是梳齿状结构。沟道部的第一部分可以类似于鳍式场效应晶体管(FinFET)中的鳍片，而沟道部的第二部分可以类似于纳米片场效应晶体管(FET)或多桥沟道场效应晶体管(MBCFET)中的纳米片。因此，根据本公开实施例的半导体器件可以具有FinET以及纳米片FET或MBCFET两者的优点。在该半导体器件中可以由沟道部的第一部分和第二部分同时来提供电流驱动能力，因此可以改进器件性能，并可以节省面积。而且，由于第一部分和第二部分的相互耦接，在制造阶段机械稳定性较好，例如好于常规MBCFET。附图说明

[0008] 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0009] 图1至25(b)示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；

[0010] 图26(a)至26(g)示出了根据本公开其他实施例的半导体装置的示意图，[0011] 其中，图1至10、11(a)至11(d)、12至14、15(b)、23(a)、24(a)、25(a)、26(a)至26(g)是沿AA′线的截面图，图15(a)、16、18(a)是俯视图，图15(c)、17(a)、18(b)、21(a)、22(a)、23(b)是沿BB′线的截面图，图15(d)、17(b)、18(c)、19、20、21(b)、23(c)、24(b)是沿CC′线的截面图，图22(b)、23(d)、24(c)、25(b)是沿DD′线的截面图。

[0012] 贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

[0013] 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

[0014] 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

[0015] 在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

[0016] 根据本公开的实施例，提出了一种具有梳齿状沟道结构的半导体器件。例如，该半导体器件的沟道部可以包括沿相对于衬底的竖直方向(例如，大致垂直于衬底表面的方向)延伸的第一部分以及从第一部分沿相对于衬底的横向方向(例如，大致平行于衬底表面的方向)延伸的第二部分。第二部分可以与衬底间隔开。可以存在多个这样的第二部分，该多个第二部分之间在竖直方向上间隔开。(各)第二部分可以从第一部分向着第一部分的(同)一侧例如沿相对于衬底的横向方向延伸。于是，沟道部可以总体上呈梳齿状。第一部分的顶面可以高于最上方的第二部分的顶面。沟道部的第一部分可以类似于鳍式场效应晶体管(FinFET)中的鳍片，而沟道部的第二部分可以类似于纳米片场效应晶体管(FET)或多桥沟道场效应晶体管(MBCFET)中的纳米片。

[0017] 因此，根据本公开实施例的半导体器件可以具有FinET以及纳米片FET或MBCFET两者的优点。在该半导体器件中可以由沟道部的第一部分和第二部分同时来提供电流驱动能力，因此可以改进器件性能，并可以节省面积。而且，由于第一部分和第二部分的相互耦接，在制造阶段机械稳定性较好，例如好于常规MBCFET。

[0018] 该半导体器件还可以包括设于沟道部相对两侧的源/漏部，源/漏部与沟道部相接从而构成该半导体器件的有源区。有源区的纵向可以沿着第一方向。源/漏部可以包括与沟道部相同的材料，也可以包括不同的材料从而例如向沟道部施加应力以增强器件性能。源/漏部可以从下方的衬底和/或沟道部的侧壁生长来形成。源/漏部的顶面可以高出沟道部的顶面。

[0019] 沟道部的第一部分和/或第二部分可以包括单晶半导体材料，以改善器件性能。例如，沟道部的第一部分和/或第二部分可以通过外延生长形成，因此它们的厚度可以得到更好的控制。当然，源/漏部也可以包括单晶半导体材料。分别生长的至少一些半导体层之间可以存在晶体界面。例如，在沟道部的第一部分与源/漏部分之间、在沟道部的第二部分与源/漏部之间、以及在沟道部的第一部分与第二部分之间中的至少之一处，可能存在可观察到的晶体界面。

[0020] 该半导体器件还可以包括与沟道部相交的栅堆叠。栅堆叠可以沿与第一方向相交(例如垂直)的第二方向延伸，从沟道部的一侧跨过沟道部而延伸到另一侧。栅堆叠可以进入沟道部的各第二部分(存在多个第二部分的情况下)之间的间隙以及最下方的第二部分与衬底之间的间隙中。于是，栅堆叠可以与沟道部的第一部分的相对侧壁和顶面、(各)第二部分的上下表面和远离第一部分一侧的侧壁相接触，并在其中限定沟道区。

[0021] 栅堆叠在第一方向上的相对两侧的侧壁上可以形成有隔墙。栅堆叠可以通过隔墙与源/漏部相隔。隔墙面向各源/漏部的侧壁在竖直方向上可以实质上共面。隔墙可以包括在沟道部的两侧以及在沟道部的最上的第二部分上延伸的第一部分以及在沟道部的各第二部分之间(如果存在多个第二部分的话)以及沟道部的最下的第二部分与衬底之间延伸的第二部分。隔墙的第一部分和第二部分可以包括不同的材料。隔墙的第一部分和第二部分可以具有基本相同的厚度。

[0022] 根据本公开的实施例，上述半导体器件可以成对设置。一对相邻的半导体器件它们各自沟道部的第二部分可以彼此相向或相反延伸。如下所述，半导体器件各自的沟道部中彼此相对的第二部分可以通过相同的有源层获得，因此它们可以实质上共面，例如彼此的上下表面分别共面。另外，半导体器件各自的沟道部中的第一部分可以通过同一工艺形成，因此它们可以具有实质上相同的特征，例如厚度、高度等。

[0023] 衬底上可以设置有隔离层。隔离层可以包括围绕有源区的第一部分以及在沟道部与衬底之间延伸的第二部分。栅堆叠可以形成在隔离层上。如下所述，隔离层的第二部分可以自对准于栅堆叠的方式形成于沟道部下方。在第一方向上，隔离层的第二部分可以介于源/漏部之间。

[0024] 沟道部的第一部分之下，可以设置有穿通阻止部(PTS)，以抑制甚至防止源/漏部之间通过第一部分之下的区域的电流泄漏。PTS可以是与衬底相接的半导体层，并可以被适当掺杂。与衬底相接的这种半导体层可以改善器件的散热性能。

[0025] 这种半导体器件例如可以如下制造。

[0026] 首先，可以在衬底上设置梳齿状的沟道部。

[0027] 例如，可以在衬底上形成第一牺牲层，第一牺牲层可以限定隔离层的第二部分的位置。在第一牺牲层上可以形成至少一个第二牺牲层和至少一个第一有源层的交替叠层。这些层可以通过外延生长来形成。第一有源层可以用来形成沟道部的第二部分，第二牺牲层可以用来限定第二部分与第一隔离部之间以及各第二部分(如果存在多个的话)之间的间隙(其中随后可以形成栅堆叠)。该叠层的最上层可以是第二牺牲层，以确保随后形成的第二有源层与各第一有源层特别是最上方的第一有源层之间的接触。可以将第一牺牲层以及该叠层构图为沿第一方向延伸的脊状结构。这样，该叠层中的第一有源层可以形成为纳米片。

[0028] 可以在脊状结构的侧壁上，例如在与第一方向相交(例如垂直)的第二方向上的两侧侧壁上，形成与第一有源层相接的第二有源层。第二有源层可以在脊状结构的侧壁上竖直延伸，形成为鳍片。例如，可以通过从衬底以及脊状结构的表面外延生长一半导体层，来形成第二有源层。在衬底上脊状结构(侧壁上形成有第二有源层)的外围可以形成隔离层的第一部分，以便随后在其上形成栅堆叠。

[0029] 可以在脊状结构的中部形成沿第一方向延伸的沟槽，以将脊状结构一分为二，用来分别限定两个器件的有源堆叠。沟槽可以露出第一牺牲层。可以去除第一牺牲层，这样在沟道部下方留下了空隙。在该空隙中，可以形成隔离层的第二部分。在形成隔离层的第二部分时，可以栅堆叠为掩模进行构图，从而隔离层的第二部分可以自对准于栅堆叠。

[0030] 可以去除第二牺牲层。这样，由脊状结构得到的各有源堆叠中的第一有源层与第二有源层形成了梳齿状结构。可以得到的梳齿状结构为基础继续完成半导体器件的制造。

[0031] 如上所述，梳齿状结构用于沟道部。沟道部的限定与栅堆叠的形成可以结合进行。例如，可以在衬底上，特别是在隔离层上，形成沿第二方向延伸从而与第一有源层和第二有源层相交的栅堆叠。可以栅堆叠为掩模对梳齿状结构进行构图，使其留于栅堆叠下方从而形成沟道部，而栅堆叠两侧露出的部分可以去除。

[0032] 在衬底上栅堆叠在第一方向上的两侧，可以通过例如外延生长来形成与第一有源层和第二有源层相接的源/漏部。

[0033] 以上形成的栅堆叠可以是牺牲栅堆叠。可以通过替代栅工艺，将牺牲栅堆叠替换为真正的栅堆叠。

[0034] 本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

[0035] 图1至25(b)示出了根据本公开实施例的制造竖直半导体器件的流程中部分阶段的示意图。

[0036] 如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。

[0037] 在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。

[0038] 在该示例中，以同时形成p型器件和n型器件为例进行描述，且p型器件和n型器件彼此邻接(随后可以形成互补金属氧化物半导体(CMOS)配置)，因此形成了邻接的n型阱和p型阱。在图示的示例中，p型阱和n型阱交替设置。但是，本公开不限于此。例如，可以形成单一导电类型的器件，或者不同导电类型的器件可以并不彼此邻接，而是分别形成在分离的区域中。

[0039] 在衬底1001上，可以通过例如外延生长，形成第一牺牲层1003。第一牺牲层1003随后可以用于限定第一隔离部，厚度为例如约10nm-30nm。另外，为了更好的刻蚀控制，可以在第一牺牲层1003上通过例如外延生长，形成第一刻蚀停止层1005。第一刻蚀停止层1005可以较薄，厚度为例如约2nm-5nm。在第一刻蚀停止层1005上，可以通过例如外延生长，形成第二牺牲层1007、1011、1015和第一有源层1009、1013的交替叠层。第一有源层1009、1013随后可以形成沟道部的纳米片，厚度为例如约5nm-15nm。在生成第一有源层1009、1013时，可以进行原位掺杂，以调节器件阈值。第二牺牲层1007和1011可以限定纳米片之间的间隙，厚度为例如约10nm-25nm。最上的第二牺牲层1015可以稍薄，厚度为例如约10nm-20nm。该交替叠层中第二牺牲层和第一有源层的数目可以根据器件设计而改变，例如可以更多或更少。

[0040] 衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，第一牺牲层1003以及第二牺牲层1007、1011、1015可以包括SiGe(例如，Ge原子百分比为约10％-30％)，第一刻蚀停止层1005以及第一有源层1009、1013可以包括Si。

[0041] 根据实施例，在以下构图中使用了隔墙图形转移技术。为形成隔墙，可以形成芯模图案(mandrel)。具体地，可以在上述叠层上，通过例如淀积，形成用于芯模图案的层1103。例如，用于芯模图案的层1103可以包括非晶硅或多晶硅或其他材料如SiC，厚度为约50nm-
200nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成第二刻蚀停止层1101。例如，第二刻蚀停止层1101可以包括氧化物(例如，氧化硅)，厚度为约2nm-10nm。

[0042] 在用于芯模图案的层1103上，可以通过例如淀积，形成硬掩模层1017。例如，硬掩模层1017可以包括氮化物(例如，氮化硅)，厚度为约20nm-100nm。

[0043] 如图2所示，可以将用于芯模图案的层1103构图为芯模图案。例如，可以在硬掩模层1017上形成光刻胶(未示出)，并通过光刻将其构图为沿第一方向(图中进入纸面的方向)延伸的条状。然后，可以光刻胶作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1017和用于芯模图案的层1103进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1017和用于芯模图案的层1103中。刻蚀可以停止于第二刻蚀停止层1101。之后，可以去除光刻胶。可以在芯模图案1103在与第一方向相交(例如，垂直)的第二方向(图中纸面内的水平方向)上的相对两侧形成隔墙(spacer)1105。例如，可以以大致共形的方式淀积一层氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀(可以停止于第二刻蚀停止层1101)，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1105。

[0044] 隔墙1105随后可以限定沟道部中的纳米片。因此，可以根据所要形成的半导体器件中纳米片的尺寸，来确定隔墙1105的尺寸。例如，隔墙1105的宽度(图中水平方向上的维度)为约20nm-150nm。另外，隔墙1105可以分别位于n阱和p型上，以分别限定随后形成的p型器件和n型器件各自的沟道部中的纳米片。

[0045] 可以利用硬掩模层1017和隔墙1105，将第一牺牲层1003以及之上的上述叠层构图为脊状结构，来限定有源区。例如，可以硬掩模层1017和隔墙1105作为刻蚀掩模，通过例如RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。刻蚀可以进入衬底1001的阱区中。于是，第一牺牲层1003、第一刻蚀停止层1005以及第二牺牲层1007、1011、1015和第一有源层1009、1013的叠层可以形成沿第一方向延伸的脊状结构。

[0046] 可以在脊状结构的侧壁上形成第二有源层，以便随后限定沟道部的鳍片。为以下构图的方便，可以将第二有源层中充当鳍片的部分形成在隔墙1105下方(可以尽量减少以下构图中针对鳍片设置保护层)。如图3所示，可以对脊状结构进行回蚀，使其外周侧壁相对于隔墙1105的外周侧壁横向凹入。由于这种回蚀，衬底也可能被刻蚀掉一部分。然后，可以通过例如选择性外延生长，在脊状结构的侧壁上形成第二有源层1019。由于选择性外延生长，第二有源层1019可以形成在脊状结构的竖直侧壁以及衬底1001的表面上。第二有源层1019随后可以限定沟道部的鳍片，厚度为例如约5nm-15nm。与常规FinFET中鳍片的厚度通常由刻蚀工艺决定不同，根据本公开实施例的第二有源层1019(随后用作鳍片)的厚度可以通过外延生长工艺决定，因此可以更好地控制鳍片的厚度。

[0047] 在图3中，将第二有源层1019在脊状结构竖直侧壁上的部分的侧壁示出为与隔墙1105的侧壁齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，第二有源层1019在脊状结构竖直侧壁上的部分的侧壁可以相对于隔墙1105的侧壁凹入，或者甚至可能突出。

[0048] 在该示例中，第一有源层和第二有源层可以包括相同的材料(Si)。但是，本公开不限于此。例如，第一有源层和第二有源层可以包括不同的半导体材料，从而可以调节相应的沟道部的第一部分和第二部分各自的阈值电压，以使它们相匹配。附加地或者备选地，第一有源层和第二有源层可以包括不同的掺杂浓度和/或掺杂杂质(例如，不同导电类型的杂质)，以便调节相应的沟道部的第一部分和第二部分各自的阈值电压。这是因为，如果出于结构上的力学稳定性考虑，第一有源层和第二有源层可能具有不同的厚度，这会造成沟道部的第一部分和第二部分之间的阈值电压不同或失配。另外，第一部分与第二部分所形成的T型结构也可能影响电场分布从而影响阈值电压。

[0049] 如此形成的第二有源层1019在衬底1001的表面上延伸跨过各阱区。为器件隔离的目的，可以使第二有源层1019在各器件区域(或者各阱区)之间分离。为保护第二有源层1019中充当鳍片的部分，可以在第二有源层1019的侧壁上形成保护层1107，如图4所示。保护层1107可以是通过隔墙形成工艺形成的例如氧化物的隔墙。可以硬掩模层1017和隔墙
1105(以及保护层1017)作为刻蚀掩模，对第二有源层1019进行选择性刻蚀如RIE。刻蚀可以进行到衬底1001的阱区中，以在各阱区之间完全切断第二有源层1019。

[0050] 根据本公开的另一实施例，所形成的保护层1107中可以包含掺杂杂质，以便随后形成穿通阻止部(PTS)。在该示例中，由于同时形成p型器件和n型器件，故而保护层1107可以针对不同导电类型的器件包含不同导电类型的掺杂杂质。例如，脊状结构左侧侧壁上的保护层1107形成在n型阱上用于p型器件，可以包含n型杂质如P或As，浓度例如为约0.05％-3％；而脊状结构右侧侧壁上的保护层1107形成在p型阱上用于n型器件，可以包含p型杂质如B，浓度例如为约0.05％-3％。含不同导电类型杂质的保护层1107可以分别形成。例如，可以先在脊状结构的两侧侧壁上形成一种隔墙，然后通过光刻去除其中一侧上的隔墙，随后可以形成另一种隔墙。

[0051] 如图5所示，可以在有源区周围形成隔离层1021(隔离层的第一部分)。隔离层1021可以是限定有源区的浅沟槽隔离(STI)。例如，可以通过淀积，在衬底1001上形成完全覆盖脊状结构的氧化物层，并回蚀氧化物层，来形成隔离层1021。在回蚀之前，可以对淀积的氧化物层进行平坦化如化学机械抛光(CMP)，CMP可以停止于硬掩模层1017。回蚀后隔离层1021的顶面可以低于最下方的第一有源层1009的底面，高于第一牺牲层1003的顶面，例如位于最下方的第二牺牲层1007的顶面与底面之间。由于对隔离层1021的回蚀，在此与隔离层1021同为氧化物的保护层1107的上部也可以被刻蚀掉，保护层1107的残余部分在此与隔离层1021一体示出。

[0052] 另外，为了抑制漏电流，可以在第二有源层1019特别是其位于隔离层1021顶面下方的部分(即，第二有源层1019中用作沟道的部分之下的部分)中形成PTS。PTS的形成可以借助于隔离层1021进行。如图6所示，可以向着隔离层1021进行离子注入。注入到隔离层1021中的离子可以被散射进入第二有源层1019与隔离层1021邻接的部分中。注入的离子可以具有与将要形成的器件的导电类型相反的导电类型。例如，对于n型器件，可以注入p型掺杂剂如B或In；而对于p型器件，可以注入n型掺杂剂如As或P。注入的剂量可以为约1E17-
1E19cm-3。可以在约750-1050℃的温度下进行退火，以激活注入的掺杂剂，从而形成针对p型器件的PTS 1023p以及针对n型器件的PTS1023n。

[0053] 根据本公开的另一实施例，如上所述，形成的保护层1107可以包含掺杂杂质。通过形成隔离层1021的处理，保护层1107的上部被去除，而其残余部分嵌于隔离层1021中，顶面与隔离层1021的顶面基本持平。在这种情况下，可以不进行离子注入，而是通过例如在约750-1050℃的温度下进行退火，以将保护层1107中的杂质驱入第二有源层1019中，来形成PTS。

[0054] 在以上形成隔离层1021的处理中，保护层1107的上部被去除，使得第二有源层1019的侧壁暴露。为了在后继工艺特别是在对有源区的构图时保护有源层1019，可以在隔离层1021上进一步形成保护层1109，如图8所示。类似地，保护层1109例如可以形成为隔墙形式的氧化物。

[0055] 当前，相邻的p型器件和n型器件各自的有源区尚连接在一起，可以将它们彼此分离。如上所述，在分离相邻器件的有源区时，可以使用隔墙图形转移技术。

[0056] 如图8所示，可以通过选择性刻蚀如RIE，去除硬掩模层1017，以露出芯模图案1103。由于硬掩模层1017的去除，在该示例中同为氮化物的隔墙1105的高度可以降低。然后，可以通过选择性刻蚀如RIE，去除芯模图案1103。这样，在脊状结构上留下两个相对的隔墙1105。可以通过这两个隔墙1105来分别限定p型器件和n型器件各自的有源区。如图9所示，可以利用这两个隔墙1105作为掩模，通过例如RIE，依次对脊状结构中的各层进行选择性刻蚀，在其中形成沟槽，以将p型器件和n型器件各自的有源区相分离。如图9所示，脊状结构被分离为分别由两个隔墙1105限定的两个有源堆叠。在此，刻蚀可以进行到第一牺牲层
1003中，以便之后形成的保护层(参见图10中示出的1033)能够完全覆盖有源堆叠的侧壁。

[0057] 有源堆叠中各第一有源层的侧壁当前暴露于外。为保护有源堆叠中的第一有源层(特别是在以下刻蚀第一刻蚀停止层1005的过程中)，如图10所示，可以在有源堆叠的侧壁上形成保护层1033。例如，保护层1033可以包括SiC。保护层1033可以通过隔墙工艺形成，因此可以存在于各竖直侧壁上。这里需要指出的是，如果第一有源层可以基本上不被以下其所暴露于的刻蚀配方刻蚀(即，具有刻蚀选择性)，那么也可以省略这种保护层1033。

[0058] 可以通过选择性刻蚀如RIE，将脊状结构中的上述沟槽进一步延伸至衬底1001的阱区中，以帮助p型器件和n型器件之间的隔离。

[0059] 在该示例中，沟槽的刻蚀分两步：首先进行到第一牺牲层1003中(然后形成保护层1033)，然后再进行到衬底1001的阱区中。这是为了使得形成的保护层1033一方面可以充分覆盖有源堆叠的侧壁，另一方面可以露出第一牺牲层1003，以便随后将之去除。当然，在不需要形成保护层1003的情况下，可以直接将沟槽刻蚀至衬底1001的阱区中。

[0060] 当然，形成沟槽不限于隔墙图形转移技术，也可以利用光刻胶等通过光刻来进行。

[0061] 如图11(a)所示，可以相对于Si的第一刻蚀停止层1005和衬底1001(以及氧化物的隔离层1021和保护层1109、SiC的保护层1033)，选择性刻蚀第一牺牲层1003，以将其去除。这样，就在有源堆叠下方有源堆叠之间形成了空隙，在该空隙中，衬底1001的表面露出。

[0062] 在该实施例中，第一刻蚀停止层1005可以帮助限定随后形成的栅堆叠的下表面的位置。但是，本公开不限于此。如果第一牺牲层1003包括相对于第二牺牲层1007、1011、1015具有刻蚀选择性的材料，则可以省略第一刻蚀停止层1005。

[0063] 根据本公开的另一实施例，在形成了第一刻蚀停止层1005的情况下，为了降低随后形成的栅导体与衬底1001之间的电容，可以通过选择性刻蚀将其去除。如图11(b)所示，在去除第一牺牲层1003之后，可以相对于SiGe的第二牺牲层(以及氧化物的隔离层1021和保护层1109、SiC的保护层1033)，进一步选择性刻蚀Si的第一刻蚀停止层1005，以将其去除。在该示例中，由于第一刻蚀停止层1005与第二有源层1009和衬底1001均包括Si，因此在对第一刻蚀停止层1005进行选择性刻蚀时，第二有源层1009和衬底1001也可被刻蚀。在图11(b)的示例中，第二有源层1019暴露的下部可以留下一定厚度。与此不同，如图11(c)所示，第二有源层1019暴露的下部可以被完全去除。这种情况下，可以省略上述PTS的形成工艺，如图11(d)所示。之后，可以去除保护层1033。

[0064] 以下，主要以对图11(a)所示的情形为例进行描述。

[0065] 如图12所示，在上述空隙中，可以形成隔离层(隔离层的第二部分)，在此与之前形成的隔离层(的第一部分)一体示出为1021。隔离层(的第二部分)可以通过淀积电介质材料如氧化物，然后对其回蚀来形成。在回蚀之前，可以对淀积的电介质材料进行平坦化处理如CMP，CMP可以停止于隔墙1105。回蚀后电介质材料的顶面可以与之前形成的隔离层(的第一部分)的顶面大致齐平。

[0066] 如图13所示，可以通过选择性刻蚀如RIE，去除硬掩模层1017和第二刻蚀停止层1101。另外，可以通过例如原子层刻蚀(ALE)，相对于Si的第一有源层1009、1013、第二有源层1019和刻蚀停止层1005，选择性刻蚀SiGe的第二牺牲层1007、1011、1015，以将其去除。这样，得到了分别针对p型器件和n型器件的梳齿状结构。如图13所示，对于p型器件/n型器件，梳齿状结构包括沿竖直方向延伸的第一部分1019p/1019n以及从第一部分1019p/1019n沿横向方向延伸的第二部分1009p/1009n、1013p/1013n。在该示例中，各器件中存在两个第二部分。但是，本公开不限于此，第二部分的数目可以更多例如3个以上，或者更少例如1个。

[0067] 相邻的两个器件各自的梳齿状结构的第二部分可以彼此相向延伸。或者，相邻的两个器件各自的梳齿状结构的第二部分可以彼此相反延伸，例如考虑两个相邻的脊状结构分别得到的四个梳齿状结构中的中间两个梳齿状结构。根据上述方法，相邻两个器件中相对的第二部分可以成对出现。但是，本公开不限于此，例如由于工艺中出现的波动，或者出于结构调整等目的，梳齿状结构中的部分梳齿即第二部分也有可能缺失。

[0068] 如图14所示，可以在隔离层1021上形成牺牲栅堆叠。牺牲栅堆叠可以包括牺牲栅介质层1025和牺牲栅导体层1027。牺牲栅介质层1025可以包括氧化物，例如通过淀积或热氧化形成。牺牲栅导体层1027可以包括多晶SiGe(Ge的原子百分比为约10％-40％)，例如通过淀积然后平坦化如CMP形成。由于第二牺牲层的去除，所形成的牺牲栅堆叠可以围绕各第一有源层1009、1013和第二有源层1019在隔离层1021顶面上方的部分。在该示例中，牺牲栅介质层1025和隔离层1021均包括氧化物，因此它们看起来可能是一体的。

[0069] 如图15(a)至15(d)所示，可以将牺牲栅堆叠构图为沿第二方向延伸的条形。具体地，可以在牺牲栅堆叠上形成硬掩模层1029。硬掩模层1029可以包括氮化物，厚度例如为约15nm-150nm。可以在硬掩模层1029上形成光刻胶(未示出)，并通过光刻将其构图为沿第二方向延伸的条状(参见图15(a)的俯视图)。然后，可以光刻胶作为刻蚀掩模，通过例如RIE依次对硬掩模层1029和牺牲栅导体层1027进行选择性刻蚀。选择性刻蚀可以停止于氧化物的牺牲栅介质层1025。

[0070] 参见图15(c)，在沿第二方向延伸的条形硬掩模层1029在第一方向上的相对两侧(即，图15(a)的俯视图中条形硬掩模层1029的上下两侧)，由于第一有源层的存在，牺牲栅导体层1027位于各第一有源层下方的部分可以留下。

[0071] 在该示例中，p型器件和n型器件的牺牲栅堆叠沿着第二方向连续延伸。但是，本公开不限于此。例如，如图16所示，p型器件和n型器件的牺牲栅堆叠可以彼此分离。

[0072] 如图17(a)和17(b)所示，可以在牺牲栅堆叠的侧壁上形成第一隔墙1031。例如，可以以大致共形的方式淀积一层约1nm-3nm的氮化物，然后沿竖直方向对淀积的氮化物层进行各向异性刻蚀，以去除其横向延伸部分而留下其竖直延伸部分，从而得到第一隔墙1031。在淀积氮化物层之前，也可以例如通过淀积形成一刻蚀停止层，对氮化物层的刻蚀可以停止于该刻蚀停止层。由于脊状结构(当前包括第一有源层和第二有源层以及留下的牺牲栅堆叠)也存在竖直侧壁，因此第一隔墙也可以形成在脊状结构的侧壁上，如图17(a)所示。

[0073] 为便于生长一体的源/漏部，特别是在如上所述第二有源层的下部被去除的情况下，可以在将要形成源/漏部的区域处露出衬底1001，以作为生长源/漏部的种子。在源/漏部的区域处，在露出衬底1001的过程中，需要去除其上方的隔离层1021。为避免去除其他区域处的隔离层1021，如图18(a)至18(c)所示，可以形成光刻胶1111。可以在光刻胶1111中形成开口，以露出源/漏部的区域。例如，在源/漏部的区域，开口可以沿着第一隔墙1031形成。另外，硬掩模层1029相对两侧彼此相对的开口可以一体延伸，从而开口总体上露出有源堆叠所在的区域。

[0074] 参见图17(a)和图18(b)，可以光刻胶1111(以及开口露出的硬掩模层1029和第一隔墙1031)作为掩模，通过例如RIE，依次选择性刻蚀牺牲栅介质层、第一有源层1013、牺牲栅介质层、牺牲栅导体层、牺牲栅介质层、第一有源层1009、牺牲栅介质层、牺牲栅导体层、牺牲栅介质层和隔离层1021，以露出衬底1001。

[0075] 这样，牺牲栅堆叠可以形成为与硬掩模层1029相对应的沿第二方向延伸的条形。由于以上处理，梳齿状结构除了留于牺牲栅堆叠及其侧壁上形成的第一隔墙下方的部分之外，大体上被去除(除了第二有源层1009的下部可能留在源/漏部的区域)，形成梳齿状的沟道部。沟道部中的第二部分，即各第一有源层，可以具有基本相同的形状，且可以在竖直方向上基本对准。另外，在沟道部下方，隔离层1021的侧壁可以与第一隔墙1031的侧壁基本齐平。之后，可以去除光刻胶1111。

[0076] 可以在牺牲栅堆叠(及其侧壁上的第一隔墙)两侧形成与沟道部露出的侧壁相接源/漏部。

[0077] 为了降低随后形成的栅堆叠与源/漏部之间的电容，可以在栅堆叠与源/漏部之间进一步插入电介质。为此，如图19所示，可以选择性刻蚀(在此，可以是各向同性刻蚀)牺牲栅导体层1027，以使其相对凹入。在此，可以采用原子层刻蚀(ALE)，以很好地控制刻蚀深度。牺牲栅导体层1027在各处的凹入程度可以大致相同。然后，如图20所示，可以在相对凹入的牺牲栅导体层1027的侧壁上形成第二隔墙1037。第二隔墙1037可以通过淀积然后回蚀的工艺来形成。因此，第二隔墙1037的外侧壁可以与第一隔墙1031的外侧壁基本上对齐。例如，第二隔墙1037可以包括低k电介质材料如SiC。根据本公开的实施例，可以控制对牺牲栅导体层1027的刻蚀深度，使得所形成的第二隔墙1037的厚度与第一隔墙1031的厚度基本相同，从而第一有源层上下侧的牺牲栅堆叠(以及后来由此形成的栅堆叠)可以具有基本相同的栅长。

[0078] 接下来，可以在源/漏部的区域中露出的衬底1001上形成源/漏部。在该示例中，针对p型器件和n型器件分别形成源/漏部。

[0079] 如图21(a)和21(b)所示，可以利用遮蔽层1113遮蔽n器件区域，并通过例如外延生长，在p型器件区域中形成源/漏部1039p。遮蔽层1113可以包括氮化物。在形成氮化物的遮蔽层之前，也可以例如通过淀积形成一氧化物的刻蚀停止层。源/漏部1039p可以从暴露的衬底1001的表面以及各第一有源层和第二有源层的表面生长。源/漏部1039p在生长时可以被原位掺杂为与所要形成的器件相应的导电类型，例如，对于p型器件为p型。生长的源/漏部1039p可以具有与沟道部不同的材料(例如，具有不同的晶格常数)，以便向沟道部施加应力。例如，对于p型器件，源/漏部1039p可以包括SiGe(Ge原子百分比例如为约10％-75％)。之后，可以去除遮蔽层1113。

[0080] 在牺牲栅堆叠的相对两侧，源/漏部1039p形成为一体。如图21(b)所示，纳米片形式的各第一有源层连接在相对两侧的源/漏部1039p之间，形成沟道部的第二部分，类似于MBCFET。另外，第二有源层1019p连接在相对两侧的源/漏部1039p之间，形成沟道部的第一部分，类似于FinFET。

[0081] 类似地，如图22(a)和22(b)所示，可以利用遮蔽层1115遮蔽p器件区域，并通过例如外延生长，在n型器件区域中形成源/漏部1039n。遮蔽层1115可以包括氮化物。在形成氮化物的遮蔽层之前，也可以例如通过淀积形成一氧化物的刻蚀停止层。源/漏部1039n可以从暴露的衬底1001的表面以及各第一有源层和第二有源层的表面生长。源/漏部1039n在生长时可以被原位掺杂为与所要形成的器件相应的导电类型，例如，对于n型器件为n型。生长的源/漏部1039n可以具有与沟道部不同的材料(例如，具有不同的晶格常数)，以便向沟道部施加应力。例如，对于n型器件，源/漏部1039n可以包括Si：C(C原子百分比例如为约0.5％-3％)。遮蔽层1115可以保留，也可以去除。

[0082] 在牺牲栅堆叠的相对两侧，源/漏部1039n形成为一体。如图22(b)所示，纳米片形式的各第一有源层连接在相对两侧的源/漏部1039n之间，形成沟道部的第二部分，类似于MBCFET。另外，第二有源层1019n连接在相对两侧的源/漏部1039n之间，形成沟道部的第一部分，类似于FinFET。

[0083] 接下来，可以进行替代栅工艺，以完成器件制造。

[0084] 如图23(a)至23(d)所示，可以在衬底1001上，例如通过淀积电介质材料如氧化物，形成层间电介质层1041，以覆盖牺牲栅堆叠、源/漏部1039p/1039n和隔离层1021。可以对层间电介质层1041进行平坦化处理如CMP，以露出牺牲栅导体层1027。

[0085] 如图24(a)至24(c)所示，可以通过选择性刻蚀，去除牺牲栅导体层1027和牺牲栅介质层1025，从而在第一隔墙1031和第二隔墙1037内侧形成空间，可以在该空间中形成栅堆叠。例如，可以通过淀积然后平坦化如CMP的工艺，依次形成栅介质层1043和栅导体层1045p。栅介质层1043可以大致共形的方式形成，厚度例如为约2-5nm，且可以包括高k栅介质如HfO2。在形成高k栅介质之前，还可以在沟道部的表面上形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.2-2nm。在此，栅导体层1045p用于p型器件，可以包括功函数调节金属如TiN、TaN等和栅导电金属如W等。

[0086] 如图25(a)和25(b)所示，可以利用遮蔽层如光刻胶等(未示出)遮蔽p型器件区域，并露出n型器件区域。在n型器件区域，可以通过选择性刻蚀，去除用于p型器件的栅导体层1045p，并形成用于n型器件的栅导体层1045n。类似地，栅导体层1045n可以包括功函数调节金属如TiN、TaN、TiAlC等和栅导电金属如W等。

[0087] 在该示例中，p型器件和n型器件具有相同的栅介质层1043。但是，本公开不限于此。例如，p型器件和n型器件可以具有不同的栅介质层。在针对不同类型的器件使用不同材料时，可以针对它们分别进行处理。如上所述，在针对一种类型的器件进行处理时，可以利用遮蔽层遮蔽另一类型的器件所在的区域。它们的处理顺序可以交换。

[0088] 另外，在以上实施例中，相邻的p型器件和n型器件的栅导体层连接在一起。但是，本公开不限于此。例如，如图26(a)所示，相邻的p型器件和n型器件的栅导体层可以彼此分离。这可以通过以图16所示的方法来构图牺牲栅堆叠而实现。

[0089] 图26(b)示出了以图11(b)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层连接在一起的半导体装置的情形，图26(c)示出了以图11(b)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层分离的半导体装置的情形，图26(d)示出了以图11(c)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层连接在一起的半导体装置的情形，图26(e)示出了以图11(c)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层分离的半导体装置的情形，图26(f)示出了以图11(d)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层连接在一起的半导体装置的情形，图26(g)示出了以图11(d)所示的结构为基础形成相邻的p型器件和n型器件的栅导体层分离的半导体装置的情形。

[0090] 根据本公开实施例的半导体装置可以应用于各种电子设备。例如，可以基于这样的半导体装置形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体装置的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。

[0091] 根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。

[0092] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

[0093] 以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

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纳米线晶体管的源电极和漏电极保护	2020-05-08	163
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半导体装置及其制造方法及包括该半导体装置的电子设备

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