技术领域
[0001] 本公开总体上涉及数据压缩，并且更具体地涉及用于在数据压缩器中使用的
逻辑电路。
背景技术
[0002] 对数据(例如，图形和
机器学习数据)进行处理利用计算资源(例如，乘法器和部分积加法器)。数据压缩技术被用于部分积加法器中，以并行执行列加法运算，同时保持和与进位分离。该乘积是通过将最终的和与进位进行组合来实现的，作为示例，使用正常加法进行组合。
[0003] 数据压缩器实现了部分积缩减级(partial product reduction stage)，因为它们有助于缩减部分积，并且还缩减关键路径，这对于维持电路性能是期望的。在乘法器中，部分积缩减树可以使用XOR(异或)
门、半加法器门和全加法器门来实现，并且可以是最大功耗组件。此外，
数据处理技术的速度会不利地受到部分积缩减的发生率的影响。
发明内容
[0004] 在本
申请的第一方面中，提供了一种压缩器，包括：第一
逻辑门，具有第一输入
端子、第二输入端子和第一输出端子，其中，所述第一逻辑门被配置为对分别在所述第一输入端子和所述第二输入端子处接收的第一被乘数比特和第一乘数比特执行与非NAND逻辑运算，并在所述第一输出端子处输出第一部分积比特；以及第一电路，具有与所述第一逻辑门的所述第一输出端子电耦接的第三输入端子，其中，所述第一电路被配置为对所述第一部分积比特和第二部分积比特执行异或XOR逻辑运算，以生成结果XOR逻辑运算比特。
[0005] 在本申请的第二方面中，提供了一种方法，包括：接收第一被乘数比特和第一乘数比特；利用第一与非NAND电路对所述第一被乘数比特和所述第一乘数比特执行逻辑NAND运算，以生成第一输出比特；接收第二被乘数比特和第二乘数比特；利用第二NAND电路对所述第二被乘数比特和所述第二乘数比特执行逻辑NAND运算，以生成第二输出比特；以及对所述第一输出比特和所述第二输出比特执行逻辑异或XOR运算，以生成第一选择
信号。
[0006] 在本申请的第三方面中，提供了一种逻辑电路，包括：第一输入端子，用于接收第一运算数；第一
开关，具有选通端子，其中，所述第一开关的所述选通端子电耦接到所述第一输入端子；第一输出端子，电耦接到所述第一开关的第一端子；以及第二输入端子，用于接收第二运算数，并且其中，所述第二输入端子电耦接到所述第一开关的第二端子。
附图说明
[0007] 当与附图一起阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可以任意地增大或减小。
[0008] 图1是本公开的XOR-XNOR(异或-同或)电路的
实施例的示意图；
[0009] 图2是本公开的数据压缩器的实施例的图；
[0010] 图3是本公开的数据压缩器的另一实施例的图；以及
[0011] 图4是本公开的数据压缩器的又一实施例的图。
具体实施方式
[0012] 以下公开提供了许多不同的实施例和/或示例，用于实现所提供的主题的不同特征。以下描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例并且不旨在是限制性的。例如，在之后的描述中，第一特征在第二特征附近或在第二特征上的
位置可以包括第一特征和第二特征以直接
接触的形式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且除非另外指出，否则其本身并不指示所讨论的各种实施例和/或配置之间的关系。
[0013] 图1是本公开的XOR-XNOR(异或-同或)电路100的实施例的示意图。XOR-XNOR电路100可以用于具有部分积生成器的压缩器电路的实施例中。
[0014] 图1的实施例的XOR-XNOR电路100包括用于接收输入数据信号(也称为运算数)的10个输入端子102a、102b、102c、104a、104b、104c、106a、106b、108a和108b，以及用于提供输出数据信号的2个输出端子126和128。端子102a、102b和102c各自接收相同的输入数据信号(为清楚起见，在图1中标记为“W”)。端子104a、104b和104c各自接收相同的输入数据信号(在图1中标记为“Y”)。端子106a和106b各自接收相同的输入数据信号(在图1中标记为“X”)。端子108a和108b各自接收相同的输入数据信号(在图1中标记为“Z”)。
[0015] XOR-XNOR电路100被配置为对输入数据信号W、X、Y和Z执行XOR和XNOR运算，并且提供逻辑
输出信号XOR(WXYZ)和XNOR(WXYZ)。对于任何给定的一组
输入信号，XNOR(WXYZ)将是XOR(WXYZ)的逻辑补(1ogic complement)。下面讨论XOR-XNOR电路100在生成逻辑输出信号XOR(WXYZ)和XNOR(WXYZ)时的详细操作。
[0016] XOR-XNOR电路100包括
串联耦接在
导线(conductor)130和承载参考电位(例如地
电压)的参考
节点124之间的晶体管110和112。晶体管110的漏极端子耦接到导线130，源极端子耦接到晶体管112的漏极端子。晶体管112的源极端子耦接到参考节点124。在所示实施例中，晶体管110和112是n
沟道MOSFET。导线130可以电耦接到端子126或形成端子126的一部分。
[0017] XOR-XNOR电路100还包括串联耦接在导线130和承载参考电位(例如地电压)的参考节点125之间的晶体管114和116。在实施例中，参考节点125电耦接到参考节点124，使得这两个节点都承载相同的参考电位。晶体管114的漏极端子耦接到导线130，并且晶体管114的源极端子耦接到晶体管116的漏极端子。晶体管116的源极端子耦接到参考节点125。在所示实施例中，晶体管114和116可以是n沟道MOSFET。备选地，晶体管110、112、114和116可以是任何其他类型的FET，例如但不限于JFET和FinFET。
[0018] XOR-XNOR电路100还包括串联耦接在电压源节点132和导线136之间的晶体管118和120。晶体管118的源极端子耦接到电压源节点132，并且晶体管118的漏极端子耦接到晶体管120的源极端子。晶体管120的漏极端子耦接到导线136。在所示实施例中，晶体管118和120是p沟道MOSFET。导线136可以电耦接到端子128或形成端子128的一部分。
[0019] XOR-XNOR电路100还包括串联耦接在电压源节点134和导线136之间的晶体管122和124。在实施例中，电压源节点132电耦接到电压源节点134，使得这两个节点都承载相同的
电源电压电位。晶体管122的源极端子耦接到电压源节点134，并且晶体管122的漏极端子耦接到晶体管124的源极端子。晶体管124的漏极端子耦接到导线136。在所示实施例中，晶体管122和124可以是p沟道MOSFET。备选地，晶体管118、120、122和124可以是任何其他类型的FET，例如但不限于JFET和FinFET。
[0020] XOR-XNOR电路100还包括晶体管138和140(也称为开关)。在所示实施例中，晶体管138的漏极端子耦接到晶体管140的漏极端子。晶体管138的源极端子耦接到导线142，并且晶体管140的源极端子耦接到导线144。导线142可以电耦接到端子104c或形成端子104c的一部分。导线144可以电耦接到端子102c或形成端子102c的一部分。
[0021] 在所示实施例中，晶体管138和140是p沟道MOSFET。备选地，晶体管138和140可以是任何其他类型的FET，例如但不限于JFET和FinFET。
[0022] XOR-XNOR电路100还包括晶体管146和148(也称为开关)。在所示实施例中，晶体管146的源极端子耦接到晶体管148的源极端子。晶体管146的漏极端子耦接到导线144，并且晶体管148的漏极端子耦接到导线142。在所示实施例中，晶体管146和148是n沟道MOSFET。
备选地，晶体管146和148可以是任何其他类型的FET，例如但不限于JFET和FinFET。
[0023] 在所示实施例中，晶体管138和140的漏极端子耦接到导线130，并且晶体管146和148的源极端子耦接到导线136。
[0024] 如图所示，XOR-XNOR电路100处理4个输入数据信号W、X、Y和Z，并生成输出数据信号XOR(WXYZ)和XNOR(WXYZ)。暂时参考图3(下面详细讨论)，压缩器单元300包括XOR-XNOR电路100。如图3所示，XOR-XNOR电路100接收4个输入数据信号E、F、G和H。图3的输入数据信号E、F、G和H分别与图1的输入数据信号W、X、Y和Z相对应。参考图3的对照(key)，显然，信号E是信号F的补(complement)，并且信号G是信号H的补。对应地(参考图1)，信号W是信号X的补，并且信号Y是信号Z的补。表1示出了当在图3的压缩器单元300中实现时到XOR-XNOR电路100的可能的输入比特组合。
[0025]
[0026] 表1 XOR-XNOR电路100的输入比特组合和XOR/XNOR输出
[0027] 例如，参考图1，每当W＝Y＝1或X＝Z＝1时，XOR(WXYZ)＝0，因为晶体管110/112或114/116切换到导通(closed)状态，有效地将导线130短接到地。然而，如果W≠Y并且X≠Z，则不论是W＝0(因此导通(closing)晶体管138)还是Y＝0(因此导通晶体管140)，都对应于输出XOR(WXYZ)。如果晶体管138导通，则XOR(WXYZ)＝W。如果晶体管140导通，则XOR(WXYZ)＝Y。基于输入数据信号W、X、Y和Z，由晶体管118、120、122、124、146和148的状态类似地确定XNOR(WXYZ)输出。
[0028] 因此，XOR(WXYZ)和XNOR(WXYZ)的状态是并行确定的，而不是串联或通过
反相器确定的。通过并行处理XOR和XNOR运算，XOR-XNOR电路100生成的输出比特信号的延迟小于利用串行处理和/或包括反相器来将XOR结果反相(或者，备选地，将XNOR结果反相)的XOR、XNOR和XOR-XNOR配置下的延迟。本公开观测到与基于标准XOR的单元相比，XOR/XNOR电路100的平均延迟减小了16.11％，并且与基于标准XOR的单元相比，XOR/XNOR电路100的最大延迟减小了11.50％。此外，本公开观测到与基于标准XOR的单元相比，XOR/XNOR电路100所消耗的功率减小了5.02％。
[0029] 参考图2，压缩器单元200的实施例包括XOR/XNOR电路202、XOR/XNOR电路204、XOR/XNOR电路212以及多路复用器(MUX)206、208和210。XOR/XNOR电路202、204和212可以具有彼此相同或不同的电路配置。例如，在压缩器单元200的实施例中，XOR/XNOR电路212具有图1的XOR/XNOR电路100的配置，并且XOR/XNOR电路202和204具有与XOR/XNOR电路100的配置不同的配置。XOR/XNOR电路的其他配置可以在压缩器单元200中实现。
[0030] 压缩器单元200包括NAND(与非)门214、216、218和220。每个NAND门具有两个输入端子，用于接收相应的乘数和被乘数比特。例如，在A·B的四比特乘法运算中，被乘数比特A可以表示为A0、A1、A2和A3。乘数比特B可以表示为B0、B1、B2和B3。在该示例中，NAND门214接收比特A0和B0，NAND门216接收比特A1和B1，NAND门218接收比特A2和B2，并且NAND门220接收比特A3和B3。NAND门214和216的输出端子耦接到XOR/XNOR电路202。NAND门218和220的输出端子耦接到XOR/XNOR电路204。
[0031] NAND门214的输出信号与第一部分积中的反相的第N阶比特(pp0)相对应，NAND门216的输出信号与第二部分积中的反相的第N阶比特(pp1)相对应，NAND门218的输出信号与第三部分积中的反相的第N阶比特(pp2)相对应，并且NAND门220的输出信号与第四部分积中的反相的第N阶比特(pp3)相对应。“第N阶”对应于部分积中的第N列(即，数量级)。表2示出了部分积和第N阶位置。
[0032]
[0033] 表2第N阶压缩器和部分积之间的对应关系图
[0034] 参考图2和表2，第一压缩器单元200对应于表2中的第0阶(order)压缩器。到第0阶压缩器单元(第一压缩器单元200)的输入数据信号对应于表2的A0/B0列中的部分积比特。到第1阶压缩器单元(第二压缩器单元200)的输入数据信号对应于表2的A1/B1列中的部分积比特，依此类推。参考图2可以最好地理解压缩器之间的关系。第N阶压缩器的CiOut端子(具有进位输出数据信号)耦接到第(N+1)阶压缩器的Cin端子(具有进位输入数据信号)。
[0035] 如图2所示，压缩器单元200的进位输出数据信号(CiCout)为pp0或pp2，这取决于互补的MUX控制/选择信号D和E的状态。如图2所示，MUX控制/选择信号D和E是XOR/XNOR电路202基于输入信号pp0和pp1生成的数据信号。
[0036] 压缩器单元200的和数据信号(Sum)为Cin或nCin，这取决于互补的MUX控制/选择信号H和J的状态。如图2所示，MUX控制/选择信号H和J是XOR/XNOR电路212基于输入信号D、E、F和G生成的数据信号。如图2所示，信号F和G是XOR/XNOR电路204基于输入信号pp2和pp3生成的数据信号。
[0037] 如图2所示，进位数据信号(COut)是pp3或nCin(由反相器222反相的Cin)，这取决于互补的MUX控制/选择信号H和J的状态。
[0038] 可以通过提供第N阶压缩器的CiCout数据信号作为第(N+1)阶压缩器的Cin数据信号，来级联多个压缩器单元200。因此，从每个压缩器单元输出的相应Sum和数据信号(Sum)将是第N阶部分积比特的和，例如，pp0+pp1+pp2+pp3。
[0039] 如上所述，输入信号pp0、pp1、pp2和pp3各自由相应的NAND门214、216、218和220生成。本公开的作者已经观测到，使用相应的NAND门来生成输入信号pp0、pp1、pp2和pp3使得输入信号中的扩散较小，从而降低了信号错误产生和传播的可能性，否则信号错误产生和传播可能响应于由于扩散而引起的输入信号之间的差异而发生。
[0040] 图3示出了压缩器单元300，该压缩器单元300具有与图2中所示的组件相似的组件。在图3中，在类型和位置上与图2的组件类似的组件的附图标记增加100。然而，与压缩器单元200不同，压缩器单元300不包括具有与XOR/XNOR电路302和304的输入耦接的输出端子的NAND门。而是，每一阶的部分积比特直接输入到端子A、B、C和D。例如，参考表2，第三阶压缩器单元300接收与第三阶压缩器列(A3/B3)相对应的数据输入pp0、pp1、pp2和pp3。
[0041] 如图3所示，进位数据信号(COut)是反相器312的输出信号(反相的D)或nCin(由反相器322反相的Cin)，这取决于互补的MUX控制/选择信号J和K的状态。
[0042] XOR/XNOR电路100、302和304可以具有彼此相同或不同的电路配置。例如，在压缩器单元300的实施例中，XOR/XNOR电路100具有图1的XOR/XNOR电路100的配置，并且XOR/XNOR电路302和304具有与XOR/XNOR电路100的配置不同的配置。可以在压缩器单元300中实现的XOR/XNOR电路的其他配置包括但不限于在上面引用的Goel等人的非
专利出版物的第2-3页处描述的那些配置。
[0043] 图4示出了压缩器单元400。不同于图2和图3的压缩器单元200和300，压缩器单元400不包括生成XOR和XNOR数据信号两者的电路。而是，压缩器单元400包括XOR电路402、404和408。XOR电路402包括与NAND门414和416的输出端子耦接的两个输入端子。XOR电路404包括与NAND门418和420的输出端子耦接的两个输入端子。NAND门414接收比特A0和B0并输出pp0(反相的部分积)，NAND门416接收比特A1和B1并输出pp1(反相的部分积)，NAND门418接收比特A2和B2并输出pp2(反相的部分积)，并且NAND门420接收比特A3和B3并输出pp3(反相的部分积)。结合各个NAND门使得输入信号中的扩散较少，从而降低了信号错误产生和传播的可能性，否则信号错误产生和传播可能响应于由于扩散而引起的输入信号之间的差异而发生。
[0044] 如图4所示，压缩器单元400的进位输出数据信号(CiCout)为pp0或pp2，这取决于MUX控制/选择信号C的状态。MUX控制/选择信号C是XOR电路402基于输入信号pp0和pp1生成的数据信号。进位数据信号(Carry)为pp3或反相的Cin(由反相器422反相)，这取决于MUX控制/选择信号E的状态。压缩器单元400的和数据信号(Sum)是XOR(E Cin)。
[0045] 在一些实施例中，图2至图4中所示的多路复用器206、210、306、310、406和/或412中的任何一个或多个被配置为输出反相的CiCout、COut或Carry信号。此外，多路复用器206、210、306、310、406和/或412中的任何一个或多个可以是输出反相的CiCout、COut或Carry信号的与或非(AND-OR-INVERT)门。
[0046] 在一个示例配置中，存在一种压缩器，包括：第一逻辑门，具有第一输入端子、第二输入端子和第一输出端子，该第一逻辑门被配置为对分别在第一输入端子和第二输入端子处接收的第一被乘数比特和第一乘数比特执行NAND(与非)逻辑运算，并在第一输出端子处输出第一部分积比特；以及第一电路，具有与第一逻辑门的第一输出端子电耦接的第三输入端子，其中，第一电路被配置为对第一部分积比特和第二部分积比特执行XOR(异或)逻辑运算，以生成结果XOR(异或)逻辑运算比特。
[0047] 在另一示例配置中，存在一种方法，包括：接收第一被乘数比特和第一乘数比特；利用第一NAND(与非)电路对第一被乘数比特和第一乘数比特执行逻辑NAND运算，以生成第一输出比特；接收第二被乘数比特和第二乘数比特；利用第二NAND电路对第二被乘数比特和第二乘数比特执行逻辑NAND运算，以生成第二输出比特；以及对第一输出比特和第二输出比特执行逻辑XOR(异或)运算，以生成第一选择信号。
[0048] 在又一示例配置中，存在一种逻辑电路，包括：第一输入端子，用于接收第一运算数；第一开关，其选通端子(gate terminal)电耦接到第一输入端子；第一输出端子，电耦接到第一开关的第一端子；以及第二输入端子，用于接收第二运算数，并且其中，第二输入端子电耦接到第一开关的第二端子。
[0049] 前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当认识到，他们可以容易地将本公开用作设计或
修改其他处理和结构的
基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这种等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。
