半导体器件及其形成方法
阅读：951发布：2020-05-14
专利汇可以提供半导体器件及其形成方法专利检索，专利查询，专利分析的服务。并且一种 半导体 器件及其形成方法，其中形成方法，包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层；在所述基底上形成第一隔离结构，所述第一隔离结构 覆盖 鳍部结构的底部区 侧壁 和至少部分最底层的第二鳍部侧壁；在最底层的第二鳍部层内形成阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；在鳍部结构的底部区顶部形成 阈值 离子掺杂区，阈值离子掺杂区内掺杂有阈值 电压 调节离子。所述方法形成的半导体器件性能较好。，下面是半导体器件及其形成方法专利的具体信息内容。
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层；
在所述基底上形成第一隔离结构，所述第一隔离结构覆盖鳍部结构的底部区侧壁和部分最底层的第二鳍部层侧壁；
在最底层的第二鳍部层内形成阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；
在鳍部结构的底部区顶部形成阈值离子掺杂区，阈值离子掺杂区内掺杂有阈值电压调节离子。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡掺杂区的形成方法包括：对所述第一隔离结构进行第一离子注入，在第一隔离结构内注入阻挡离子；所述第一离子注入之后，进行第一扩散，驱动第一隔离结构内的阻挡离子扩散入第二鳍部层内，在最底层的第二鳍部层内形成阻挡掺杂区；所述阻挡离子包括：碳离子、锗离子或者氮离子。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述阻挡掺杂区之后，形成所述阈值离子掺杂区之前，还包括：回刻蚀所述第一隔离结构，形成第二隔离结构，所述第二隔离结构的顶部表面低于或齐平于鳍部结构底部区的顶部表面。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述阈值离子掺杂区的形成方法包括：对所述第二隔离结构进行第二离子注入，在第二隔离结构内注入阈值电压调节离子；所述第二离子注入之后，进行第二扩散，驱动第二隔离结构内的阈值电压调节离子扩散入第二鳍部层内，在鳍部结构的底部区顶部形成阈值离子掺杂区。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述第二隔离结构顶部表面到鳍部结构底部区顶部表面的距离为：35纳米～100纳米。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离结构的形成方法包括：在基底上形成初始隔离结构，所述初始隔离结构覆盖所述鳍部结构的侧壁；回刻蚀所述初始隔离结构，直至暴露出部分最底层的第二鳍部层侧壁，形成所述第一隔离结构。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述阻挡掺杂区和阈值离子掺杂区之后，还包括：进行第二退火处理；所述第二退火处理的工艺参数包括：温度为950摄氏度～1050摄氏度，时间为0.1秒～10秒。
8.权利要求1所述的半导体器件的形成方法，其特征在于，所述第一隔离结构的表面到最底层的第二鳍部层顶部表面具有预设距离，所述预设距离是最底层的第二鳍部层厚度的
1/4～2/3。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成阻挡掺杂区和阈值离子掺杂区之后，在鳍部结构上形成器件结构；当所述器件结构为P型时，所述阈值电压调节离子包括N型离子，所述N型离子包括磷离子或砷离子；当所述器件结构为N型时，所述阈值电压调节离子包括P型离子，P型离子包括硼离子、BF2-离子或铟离子。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述鳍部结构顶部具有鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述阻挡离子掺杂区和与阈值离子掺杂区之后，还包括：在基底上形成伪栅极结构和源漏掺杂区，所述伪栅极结构横跨鳍部结构并覆盖鳍部结构部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅电极层，所述源漏掺杂层位于伪栅极结构两侧的鳍部结构内；形成所述源漏掺杂区之后，在基底和鳍部结构上形成介质层，所述介质层覆盖伪栅极结构侧壁且暴露出伪栅极结构的顶部表面；形成介质层之后，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内形成栅开口，所述栅开口还位于相邻两层第一鳍部层之间；形成所述栅开口之后，在所述栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层。
13.一种半导体器件，其特征在于，包括：
基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层；
位于基底上的第一隔离结构，所述第一隔离结构覆盖鳍部结构的底部区侧壁和至少部分最底层的第二鳍部侧壁；
位于顶部区复合鳍部层底部的第二鳍部层的阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；
位于鳍部结构的底部区顶部的阈值离子掺杂区，阈值离子掺杂区内掺杂有阈值电压调节离子。
14.如权利要求13所述的半导体器件，其特征在于，所述阻挡离子包括：碳离子、锗离子或者氮离子。
15.如权利要求13所述的半导体器件，其特征在于，还包括：位于鳍部结构上的器件结构；当所述器件结构为P型时，所述阈值电压调节离子包括N型离子，如：磷离子或砷离子；当所述器件结构为N型时，所述阈值电压调节离子包括P型离子，如：硼离子、BF2-离子或铟离子。
16.如权利要求13所述的半导体器件的形成方法，其特征在于，所述鳍部结构顶部具有鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
17.如权利要求13所述的半导体器件，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
半导体器件及其形成方法
技术领域
[0001] 本发明涉及半导体制造领域，尤其是涉及一种半导体器件及其形成方法。
背景技术
[0002] 随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。但是当元件的尺寸再进一步缩小，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，短沟道效应(short channel effect，简称SCE)日趋严重。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，其栅极对沟道具有很好的控制能力，在小尺寸领域被广泛使用。
[0003] 具有全包围栅极结构(gate-all-around，简称GAA)的半导体器件由于在器件性能及能有效控制短沟道效应的特殊性能，正是半导体业界所追求的。
发明内容
[0005] 本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
[0006] 为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层；在所述基底上形成第一隔离结构，所述第一隔离结构覆盖鳍部结构的底部区侧壁和部分最底层的第二鳍部层侧壁；在最底层的第二鳍部层内形成阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；在鳍部结构的底部区顶部形成阈值离子掺杂区，阈值离子掺杂区内掺杂有阈值电压调节离子。
[0007] 可选的，所述阻挡掺杂区的形成方法包括：对所述第一隔离结构进行第一离子注入，在第一隔离结构内注入阻挡离子；所述第一离子注入之后，进行第一扩散，驱动第一隔离结构内的阻挡离子扩散入第二鳍部层内，在最底层的第二鳍部层内形成阻挡掺杂区；所述阻挡离子包括：碳离子、锗离子或者氮离子。。
[0009] 可选的，所述阈值离子掺杂区的形成方法包括：对所述第二隔离结构进行第二离子注入，在第二隔离结构内注入阈值电压调节离子；所述第二离子注入之后，进行第二扩散，驱动第二隔离结构内的阈值电压调节离子扩散入第二鳍部层内，在鳍部结构的底部区顶部形成阈值离子掺杂区。
[0010] 可选的，所述第二隔离结构顶部表面到鳍部结构底部区顶部表面的距离为：35纳米～100纳米。
[0011] 可选的，所述第一隔离结构的形成方法包括：在基底上形成初始隔离结构，所述初始隔离结构覆盖所述鳍部结构的侧壁；回刻蚀所述初始隔离结构，直至暴露出部分最底层的第二鳍部层侧壁，形成所述第一隔离结构。
[0013] 可选的，所述第一隔离结构的表面到最底层的第二鳍部层顶部表面具有预设距离，所述预设距离是最底层的第二鳍部层厚度的1/4～2/3。
[0014] 可选的，还包括：在形成阻挡掺杂区和阈值离子掺杂区之后，在鳍部结构上形成器件结构；当所述器件结构为P型时，所述阈值电压调节离子包括N型离子，所述N型离子包括磷离子或砷离子；当所述器件结构为N型时，所述阈值电压调节离子包括P型离子，P型离子包括硼离子、BF2-离子或铟离子。
[0016] 可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
[0017] 可选的，形成所述阻挡离子掺杂区和与阈值离子掺杂区之后，还包括：在基底上形成伪栅极结构和源漏掺杂区，所述伪栅极结构横跨鳍部结构并覆盖鳍部结构部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅电极层，所述源漏掺杂层位于伪栅极结构两侧的鳍部结构内；形成所述源漏掺杂区之后，在基底和鳍部结构上形成介质层，所述介质层覆盖伪栅极结构侧壁且暴露出伪栅极结构的顶部表面；形成介质层之后，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内形成栅开口，所述栅开口还位于相邻两层第一鳍部层之间；形成所述栅开口之后，在所述栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层。
[0018] 相应的，本发明还提供一种半导体器件，包括：基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层；位于基底上的第一隔离结构，所述第一隔离结构覆盖鳍部结构的底部区侧壁和至少部分最底层的第二鳍部侧壁；位于顶部区复合鳍部层底部的第二鳍部层的阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；位于鳍部结构的底部区顶部的阈值离子掺杂区，阈值离子掺杂区内掺杂有阈值电压调节离子。
[0019] 可选的，所述阻挡离子包括：碳离子、锗离子或者氮离子。
[0020] 可选的，还包括：位于鳍部结构上的器件结构；当所述器件结构为P型时，所述阈值电压调节离子包括N型离子，如：磷离子或砷离子；当所述器件结构为N型时，所述阈值电压调节离子包括P型离子，如：硼离子、BF2-离子或铟离子。
[0021] 可选的，所述鳍部结构顶部具有鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
[0022] 可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
[0023] 可选的，还包括：位于鳍部结构上的栅极结构，所述栅极结构还位于相邻两侧第一鳍部层之间；位于栅极结构两侧的鳍部结构内的源漏掺杂区；位于基底以及鳍部结构上的介质层，所述介质层覆盖栅极结构侧壁和源漏掺杂区侧壁和顶部表面，暴露出栅极结构顶部表面。
[0024] 与现有技术相比，本发明实施例的技术方案具有以下有益效果：
[0025] 本发明技术方案提供的半导体器件的形成方法中，后续形成的栅极结构全包围各层第一鳍部层，栅极结构容易与鳍部结构的底部区形成寄生器件。所述阈值离子掺杂区位于鳍部结构的底部区顶部，阈值离子掺杂区掺杂有阈值电压调节离子，用于增加寄生器件沟道区的阈值电压，则寄生器件难以开启，所要形成的半导体器件的漏电减小，从而使形成的半导体器件的性能得到提升。同时，所述阻挡掺杂区掺杂有阻挡离子，阻挡掺杂区能够有效阻挡所述阈值离子掺杂区内的阈值电压调节离子向鳍部结构的顶部区扩散，从而能够避免第一鳍部层的离子浓度受到影响，第一鳍部层后续将用于形成有效器件沟道区，从而避免了沟道区内的载流子迁移率受到影响，有利于提高形成的半导体器件的性能。综上，所述方法在能够减小半导体器件的寄生沟道的漏电的同时，还能够避免半导体器件的沟道区的载流子迁移率受到影响，从而提高形成的半导体器件的性能。
[0026] 进一步，所述鳍部保护层位于鳍部结构顶部，能够在离子注入过程中保护鳍部结构顶部区顶部的第一鳍部层，减少离子注入对鳍部结构顶部区顶部的第一鳍部层的影响，提高半导体器件的性能。
[0027] 本发明技术方案提供的半导体器件中，位于顶部区复合鳍部层底部的第二鳍部层的阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子；位于鳍部结构的底部区顶部的阈值离子掺杂区，阈值离子掺杂区内掺杂有阈值电压调节离子。所述半导体器件中，阈值离子掺杂区能够有效减小所要形成的半导体器件的寄生沟道的漏电的同时，阻挡掺杂区能够有效避免半导体器件的沟道区的载流子迁移率受到影响，所述半导体器件的性能较好。附图说明
[0028] 图1至图6是一种全包围栅极器件形成过程的结构示意图；
[0029] 图7至图18是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
[0030] 正如背景技术所述，现有技术的全包围栅极结构的半导体器件的性能较差。
[0031] 图1至图6是一种全包围栅极器件的结构示意图。
[0032] 请参考图1，提供半导体衬底100，半导体衬底100上具有鳍部结构110和隔离结构101，所述鳍部结构100包括底部区和位于底部区上的顶部区，顶部区包括若干层沿半导体衬底100表面法线方向重叠的复合鳍部层，复合鳍部层包括第二鳍部层112以及位于第二鳍部层112表面的第一鳍部层111，鳍部结构110上具有保护层102，隔离结构101覆盖鳍部结构
110侧壁表面；
110侧壁表面；
[0033] 请参考图2，在隔离结构101上形成伪栅极结构120和源漏掺杂区130，所述伪栅极结构120横跨鳍部结构110并覆盖鳍部结构110部分顶部表面和部分侧壁表面，所述伪栅极结构120包括伪栅介质层(图中未示出)和伪栅电极层(图中未示出)；所述源漏掺杂区130位于伪栅极结构120两侧的鳍部结构110内。
[0034] 请参考图3，形成所述伪栅极结构120和源漏掺杂区130之后，在隔离结构101上形成介质层140，所述介质层140顶部表面高于鳍部结构110顶部表面。
[0035] 请参考图4，形成所述介质层140之后，去除所述伪栅电极层，在介质层120内形成第一栅开口121，所述第一栅开口121暴露出隔离结构101部分表面、以及鳍部结构110的部分顶部表面和部分侧壁表面；
[0036] 请参考图5，形成所述第一栅开口121之后，对第一栅开口121底部的隔离结构进行离子注入；所述离子注入之后，进行退火处理，在底部区的鳍部结构110顶部形成阈值离子掺杂区150。
[0037] 请参考图6，去除第一栅开口121暴露出的第二鳍部层112，形成第二栅开口122；在第二栅开口122内形成栅极结构160，且所述栅极结构160包围各层第一鳍部层111。
[0038] 所述栅极结构160包围各层第一鳍部层111，替代第二鳍部层112的部分结构的栅极结构160与鳍部结构110的底部区形成寄生器件。位于鳍部结构110的底部区顶部的阈值离子掺杂区150能够增加寄生器件的阈值电压，使寄生器件难以开启，降低所要形成的半导体器件的漏电，从而使半导体器件的性能得到提升。
[0039] 然而，上述方法形成的全包围栅极器件的仍性能较差。原因在于：所述鳍部结构110的底部区顶部内的阈值离子掺杂区150中掺杂的离子，在退火处理中的热驱动下会发生扩散，由于扩散为无序运动，阈值离子掺杂区中的离子会在各个方向发生扩散，因此部分离子会向上扩散进入顶部区复合鳍部层的第一鳍部层111内。由于阈值电压调节离子的类型与所要形成的半导体器件的类型相反，掺杂的阈值电压调节离子扩散到顶部区复合鳍部层的第一鳍部层111内，会使顶部区复合鳍部层的第一鳍部层111内的载流子迁移率下降，顶部区复合鳍部层的第一鳍部层后续将形成半导体器件的有效沟道，因此形成的全包围栅极器件的性能较差。
[0040] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0041] 图7至图18是本发明一实施例中半导体器件形成过程的结构示意图。
[0042] 请参考图7，提供基底200，所述基底200上具有鳍部结构210，所述鳍部结构210包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层212以及位于第二鳍部层表面的第一鳍部层211。
[0043] 所述基底200可以是单晶硅，多晶硅或非晶硅；所述基底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述基底200的材料为单晶硅。
[0044] 形成所述鳍部结构210的方法包括：在所述基底200上形成鳍部材料膜(图中未示出)，鳍部材料膜包括在基底200表面法线方向上交错层叠的若干第一鳍部膜(图中未示出)和第二鳍部膜(图中未示出)，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部结构210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
[0045] 第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅或单晶锗硅；所述第二鳍部层212的材料为单晶硅或单晶锗硅。
[0046] 所述鳍部结构210顶部具有鳍部保护层201。
[0047] 所述鳍部保护层201在后续离子注入时保护鳍部结构210顶部的第一鳍部层，减少离子注入对鳍部结构210顶部的第一鳍部层211的影响，提高半导体器件的性能。
[0048] 所述鳍部保护层201的材料包括：硅锗、氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
[0049] 请参考图8，在所述基底上形成第一隔离结构202，所述第一隔离结构202覆盖鳍部结构210的底部区侧壁和部分最底层的第二鳍部层侧壁。
[0050] 所述第一隔离结构202的材料包括氧化硅。
[0051] 所述第一隔离结构202的形成方法包括：在基底上形成初始隔离结构(图中未示出)，所述初始隔离结构覆盖所述鳍部结构210的侧壁；回刻蚀所述初始隔离结构，直至暴露出部分最底层的第二鳍部层212侧壁，形成所述第一隔离结构202。
[0053] 所述第一隔离结构202的表面到最底层的第二鳍部层212顶部表面具有预设距离，所述预设距离是最底层的第二鳍部层212厚度的1/4～2/3。
[0054] 后续对所述第一隔离结构202进行第一离子注入，注入离子为阻挡离子，阻挡离子进入到第一隔离结构202中；在后续的扩散处理中，使得阻挡离子扩散进入第一隔离结构覆盖的最底层的第二鳍部层212中。扩散过程中阻挡离子的运动为无序的，阻挡离子在沿垂直于鳍部延伸方向和平行于半导体衬底表面方向扩散进入鳍部结构，同时也沿垂直于半导体衬底表面方向和平行于鳍部高度方向扩散进入鳍部结构。
[0055] 选择所述预设距离的意义在于：若所述预设距离太小，第一隔离结构202的顶部表面过于接近最底层的第二鳍部层212的顶部表面，则后续形成的阻挡掺杂区的顶部表面过于接近最底层的第二鳍部层212的顶部表面，阻挡掺杂区内掺杂的部分阻挡离子容易扩散进入第一鳍部层211，从而影响有效器件沟道的离子浓度，形成的半导体器件的性能较差；若所述预设距离太大，第一隔离结构202底部过于接近最底层的第二鳍部层212的底部，则后续形成的阻挡掺杂区的底部过于接近鳍部结构的底部区顶部，容易与后续在鳍部结构
210的底部区内形成的阈值离子掺杂区连接，则影响阻挡掺杂区阻挡阈值电压调节离子向上扩散的效果，从而影响有效器件沟道的的载流子迁移率，形成的半导体器件的性能较差。
210的底部区内形成的阈值离子掺杂区连接，则影响阻挡掺杂区阻挡阈值电压调节离子向上扩散的效果，从而影响有效器件沟道的的载流子迁移率，形成的半导体器件的性能较差。
[0056] 在本实施例中，形成所述第一隔离结构202之后，在最底层的第二鳍部层内形成阻挡掺杂区，阻挡掺杂区内掺杂有阻挡离子。后续结合图9和图10对所述阻挡掺杂区的形成过程进行说明。
[0057] 请参考图9，对所述第一隔离结构202进行第一离子注入，在第一隔离结构202内注入阻挡离子。
[0058] 所述阻挡离子包括：碳离子、锗离子或者氮离子。
[0059] 在本实施例中，所述第一离子注入的参数包括：注入的离子为碳离子，剂量范围为1.0E14atom/cm2～5.0E16atom/cm2，能量范围为1KeV～30KeV，倾斜角度为0度；所述倾斜角度为注入方向与基底200所在平面的法线之间的夹角。
[0060] 所述阻挡离子与晶体原子形成化学键，减小了晶格间隙，使后续形成的阈值离子掺杂区内的阈值电压调节离子不易通过，从而起到阻挡阈值电压调节离子扩散的作用。
[0061] 所述鳍部保护层201保护鳍部结构210顶部的第一鳍部层211，减少第一离子注入对鳍部结构210顶部的第一鳍部层211的影响，提高半导体器件的性能。请参考图10，在所述第一离子注入之后，进行第一扩散，驱动第一隔离结构202内的阻挡离子扩散入第二鳍部层内212，在最底层的第二鳍部层212内形成阻挡掺杂区220。
[0062] 在本实施例中，所述第一扩散包括：进行第一退火处理。所述第一退火处理的参数包括：退火温度为850摄氏度～1050摄氏度，时间为0.1秒～20秒。
[0063] 在其他实施例中，通过预留一定的扩散时间以及后续工艺的热制程，可使部分阻挡离子横向扩散入第二鳍部层内，形成阻挡掺杂区。由于注入的阻挡离子带有能量，且所述离子注入剂量较高，注入的阻挡离子由于离子浓度差的存在，在所述隔离结构中发生无序扩散。所述鳍部结构210的宽度为5纳米～15纳米，所述鳍部结构210的宽度很小，在离子的自由扩散范围内，因此注入的部分阻挡离子能够横向扩散到第二鳍部层内形成阻挡掺杂区。所述宽度为鳍部结构210沿平行于基底200表面在X-X1(图10中所示)方向上的尺寸。
[0064] 请参考图11，回刻蚀所述第一隔离结构202，形成第二隔离结构203，所述第二隔离结构203的顶部表面低于或齐平于鳍部结构210的底部区顶部表面。
[0066] 后续对所述第二隔离结构203进行第二离子注入，注入离子为阈值电压调节离子，阈值电压调节离子进入到第二隔离结构203中；在后续的扩散处理中，使得阈值电压调节离子扩散进入第二隔离结构203覆盖的鳍部结构210的底部区中，扩散过程中阈值电压调节离子的运动为无序的，阈值电压调节离子在沿垂直于鳍部延伸方向和平行于半导体衬底表面方向扩散进入鳍部结构，同时也沿垂直于半导体衬底表面方向和平行于鳍部高度方向扩散进入鳍部结构。
[0067] 所述第二隔离结构203顶部表面到鳍部结构210底部区表面的距离为35纳米～100纳米。
[0068] 选择所述距离的意义在于：若所述距离小于35纳米时，阈值电压调节离子会进入到第二鳍部层中，第二鳍部层后续会被去除，后续的沟道中的阈值电压调节离子的浓度不够；若所述距离大于100纳米时，阈值电压调节离子无法到达鳍部结构210的底部区顶部，无法实现对沟道区的掺杂，对寄生器件的阈值电压的调节作用减弱，所要形成半导体器件漏电增强，半导体器件性能下降。
[0069] 在本实施例中，形成所述第二隔离结构203之后，在鳍部结构210的底部区顶部形成阈值离子掺杂区230，阈值离子掺杂区230内掺杂有阈值电压调节离子。后续结合图12和图13对所述阈值离子掺杂区230的形成过程进行说明。
[0070] 请参考图12，对所述第二隔离结构203进行第二离子注入，在第二隔离结构203内注入阈值电压调节离子。
[0071] 在形成阻挡掺杂区和阈值离子掺杂区之后，在鳍部结构上形成器件结构；当所述器件结构为P型时，所述阈值调节离子包括N型离子，所述N型离子包括磷离子或砷离子；当2-
所述器件结构为N型时，所述阈值调节离子包括P型离子，P型离子包括硼离子、BF 离子或铟离子。
所述器件结构为N型时，所述阈值调节离子包括P型离子，P型离子包括硼离子、BF 离子或铟离子。
[0072] 在本实施例中，所述器件结构为P型，所述第二离子注入的参数包括：阈值电压调节离子为磷离子或者砷离子，能量范围为1KeV～10KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2，倾斜角度为0度；所述倾斜角度为注入方向与基底200所在平面的法线之间的夹角。
[0073] 在其他实施例中，所述器件结构为N型，所述第二离子注入的参数包括：阈值电压调节离子为硼离子或者铟离子，能量范围为0.5KeV～8KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2，倾斜角度为0度；所述倾斜角度为注入方向与基底200所在平面的法线之间的夹角。
[0074] 所述鳍部保护层202保护鳍部结构210顶部的第一鳍部层211，减少第二离子注入对鳍部结构210顶部的第一鳍部层211的影响，提高半导体器件的性能。
[0075] 在所述第二离子注入之后，进行第二扩散，驱动第二隔离结构203内的阈值电压调节离子扩散入底部区的鳍部结构210内，在底部区的鳍部结构210顶部形成阈值离子掺杂区230。
[0076] 在本实施例中，由于后续进行的第二退火处理可驱动第二隔离结构203内的阈值电压调节离子扩散入底部区的鳍部结构210内，从而减少工艺过程，缩短时间。
[0077] 请参考图13，在所述第二离子注入之后，进行第二退火处理。
[0078] 所述第二退火处理的工艺参数包括：温度为950摄氏度～1050摄氏度，时间为0.1秒～10秒。
[0079] 所述第二退火处理用于激活注入的离子，一方面，能够激活阈值离子掺杂区230内的阈值电压调节离子；另一方面，能够激活阻挡掺杂区220内的阻挡离子。所述阈值离子掺杂区230位于鳍部结构210的底部区顶部，阈值电压调节离子被激活后的阈值离子掺杂区230，用于增加寄生器件沟道区的阈值电压，则寄生器件难以开启，所要形成的半导体器件的漏电减小，从而使形成的半导体器件的性能得到提升。同时，所述阻挡掺杂区220掺杂有阻挡离子，阻挡离子被激活后的阻挡掺杂区220能够有效阻挡所述阈值电压调节离子向鳍部结构210的顶部区扩散，从而能够避免第一鳍部层211的离子浓度受到影响，由于第一鳍部层211后续将用于形成有效器件沟道区，从而避免了沟道区内的载流子迁移率受到影响，有利于提高形成的半导体器件的性能。综上，所述方法形成的半导体器件性能较好。
[0080] 在本实施例中，所述第二退火处理还起到驱动第二隔离结构203中注入的阈值电压调节离子扩散入鳍部结构的底部区顶部区，从而有利于形成阈值离子掺杂区230。
[0081] 在本实施例中，进行所述第二退火处理之后，还包括：去除鳍部结构210顶部的鳍部保护层201。
[0082] 去除所述鳍部保护层201的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
[0083] 请参考图14和15，图15为沿图14中切割线M-M1的剖面示意图，形成所述阻挡掺杂区220与阈值离子掺杂区230之后，还包括：在基底上形成伪栅极结构240和源漏掺杂区250，所述伪栅极结构240横跨鳍部结构210并覆盖鳍部结构210部分顶部表面和部分侧壁表面，所述伪栅极结构210包括伪栅电极层(图中未示出)，所述源漏掺杂层250位于伪栅极结构240两侧的鳍部结构210内。
[0084] 所述伪栅极结构240的形成方法包括：在所述基底200上形成覆盖鳍部结构210的伪栅介质膜(图中未示出)，在所述伪栅介质膜表面形成伪栅电极膜(图中未示出)；在所述伪栅电极膜上形成图形化层(图中未示出)，所述图形化层定义出伪栅极结构的位置和尺寸；以所述图形化层为掩膜，刻蚀所述伪栅介质膜和伪栅电极膜，直至暴露出鳍部结构210顶部表面，在鳍部结构210上形成伪栅极结构240。
[0085] 所述伪栅极结构240包括横跨鳍部结构210的伪栅介质层(图中未示出)和位于伪栅介质层上的伪栅电极层(图中未示出)。所述伪栅极结构还包括位于伪栅电极层表面的伪栅保护层(图中未示出)，所述伪栅保护层在形成源漏掺杂区250时保护伪栅电极层，同时作为后续平坦化初始介质层时的停止层。
[0086] 在本实施例中，所述伪栅极结构240两侧具有第一侧墙(图中未示出)和位于第一侧墙侧壁的第二侧墙(图中未示出)。
[0087] 所述第一侧墙和第二侧墙定义了后续形成的栅极结构和源漏掺杂区之间的距离。
[0088] 所述源漏掺杂区250的形成方法包括：在所述伪栅极结构240、第一侧墙和第二侧墙两侧的鳍部结构210内形成凹槽(图中未示出)；形成凹槽后，在凹槽内形成源漏掺杂区250。
[0089] 所述源漏掺杂区250采用外延生长工艺形成。
[0090] 所述源漏掺区250具有源漏离子。
[0091] 形成所述源漏掺杂区250的工艺包括外延生长工艺；在源漏掺杂区内掺杂源漏离子的工艺为原位掺杂工艺。
[0092] 当所述半导体器件为P型器件时，所述源漏掺杂层250的材料包括：硅、锗或硅锗，所述源漏离子为P型离子，源漏离子包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层250的材料包括：硅、砷化镓或铟镓砷，所述源漏离子为N型离子，源漏离子包括磷离子或砷离子。
[0093] 在其他实施例中，源漏掺杂区采用离子注入工艺形成。
[0094] 请参考图16，形成所述源漏掺杂区250之后，还包括：在基底和鳍部结构210上形成介质层260，所述介质层260覆盖伪栅极结构240侧壁且暴露出伪栅极结构240的顶部表面。
[0095] 所述介质层260的形成方法包括：在源漏掺杂区250、伪栅极结构240、第一侧墙和第二侧墙上形成初始介质层(图中未示出)，初始介质层覆盖伪栅极结构240的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出伪栅极结构240顶部的伪栅保护层的顶部表面，形成介质层260。
[0096] 所述介质层260顶部表面与伪栅极结构210表面齐平，所述介质层260顶部表面高于鳍部保护层201顶部表面。
[0097] 所述介质层260的材料包括氧化硅。
[0098] 请参考图17，形成所述介质层260之后，还包括：去除伪栅极结构240和伪栅极结构240覆盖的第二鳍部层212，在所述介质层260内形成栅开口261，所述栅开口261还位于相邻两层第一鳍部层211之间。
[0099] 去除伪栅极结构240和伪栅极结构240覆盖的第二鳍部层212的方法包括：去除伪栅极结构240，在介质层260中形成初始栅开口(图中未示出)；形成所述初始栅开口之后，去除初始栅开口暴露出的第二鳍部层212，形成栅开口261。
[0100] 请参考图18，形成所述栅开口261之后，还包括：在所述栅开口261内形成栅极结构270，且所述栅极结构270包围各层第一鳍部层211。
[0101] 在本实施例中，所述栅极结构270包括栅极结构本体(图中未示出)和位于栅极结构本体顶部表面的栅保护层(图中未示出)。在其他实施例中，所述栅极结构仅包括栅极结构本体。
[0102] 所述栅极结构270还位于相邻第一鳍部层211之间，具体的，栅极结构本体还位于相邻第一鳍部层211之间。这样使栅极结构本体环绕第一鳍部层211，增加了栅极结构对沟道的控制能力。
[0103] 相应的，本实施例还提供一种采用上述方法形成的半导体器件，请继续参考图13，包括：
[0104] 基底，所述基底上具有鳍部结构210，所述鳍部结构210包括底部区和位于底部区上的顶部区，顶部区包括沿基底表面法线方向重叠的若干层复合鳍部层，各复合鳍部层均包括第二鳍部层212以及位于第二鳍部层表面的第一鳍部层211；
[0105] 位于基底上的第一隔离结构202(图10所示)，所述第一隔离结构202覆盖鳍部结构210的底部区侧壁和部分最底层的第二鳍部层212侧壁；
[0106] 位于顶部区复合鳍部层底部的第二鳍部层212的阻挡掺杂区220，阻挡掺杂区220内掺杂有阻挡离子；
[0107] 位于鳍部结构210的底部区顶部的阈值离子掺杂区230，阈值离子掺杂区230内掺杂有阈值电压调节离子。
[0108] 所述阻挡离子包括：碳离子、锗离子或者氮离子。
[0109] 所述半导体器件还包括：位于鳍部结构210上的器件结构；当所述器件结构为P型时，所述阈值电压调节离子包括N型离子，如：磷离子或砷离子；当所述器件结构为N型时，所述阈值电压调节离子包括P型离子，如：硼离子、BF2-离子或铟离子。
[0110] 所述鳍部结构210顶部具有鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
[0111] 所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
[0112] 所述半导体器件中，阈值离子掺杂区能够有效减小所要形成的半导体器件的寄生沟道的漏电的同时，阻挡掺杂区能够有效避免半导体器件的沟道区的载流子迁移率受到影响，所述半导体器件的性能较好。
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