围栏间隔的设计规则测试电路
阅读：56发布：2024-02-15
专利汇可以提供围栏间隔的设计规则测试电路专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种 围栏 间隔的设计规则测试 电路 ，包括：导电层；设于所述导电层的多个通孔，所述多个通孔在所述导电层上呈纵列分布，且每个通孔与所述导电层的围栏间隔各不相等；栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET；分别与所述多个通孔电连接的多个 导线 层，所述多个导线层分别与多个控制端电连接。多个该电路可通过其中MOSFET的源极、漏极进行 串联 形成更大的测试电路。该电路通过测量MOSFET的饱和 电流 Idsat，进而测试出不会由于制造工艺的误差而使导电层与通孔在实际 制造过程 中的 位置 偏移而产生断路的最佳的围栏间隔。本发明的围栏间隔的设计规则测试电路减少了焊垫的使用，节省版图空间，并简化检测过程。，下面是围栏间隔的设计规则测试电路专利的具体信息内容。
1.一种围栏间隔的设计规则测试电路，其特征在于，包括：
一导电层；
设于所述导电层的多个通孔，所述多个通孔在所述导电层上呈纵列分布，且每个通孔与所述导电层的围栏间隔各不相等；
栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET；
分别与所述多个通孔电连接的多个导线层，所述多个导线层分别与多个控制端电连接；
其中，所述围栏间隔为处于通孔的外边界和导电层的内边界之间的横线的长度。
2.根据权利要求1所述的围栏间隔的设计规则测试电路，其特征在于：所述导电层为应用于半导体器件的多晶硅层或者金属层。
3.根据权利要求1所述的围栏间隔的设计规则测试电路，其特征在于：所述通孔为12个，所述导线层为12个。
4.根据权利要求3所述的围栏间隔的设计规则测试电路，其特征在于：每个通孔与所述导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、
60nm。
5.一种围栏间隔的设计规则测试电路，其特征在于，包括：
呈横排分布的多个导电层；
设于所述多个导电层的多个通孔，所述多个通孔呈阵列分布，所述阵列中位于同一纵列的所有通孔设于同一导电层，所述阵列中位于同一横排的所有通孔分别设于不同导电层，位于同一纵列的设于同一导电层的每个通孔与该同一导电层的围栏间隔各不相等，位于同一横排的分别设于不同导电层的每个通孔与其所处的导电层的围栏间隔均相等；
与所述多个导电层数量相等的多个MOSFET，每个MOSFET的栅极与每个导电层一对一电连接，所述多个MOSFET通过源极、漏极串联组成MOSFET串联电路，处于MOSFET串联电路一端的MOSFET的漏极与电源输入端电连接，处于MOSFET串联电路另一端的MOSFET的源极与电源输出端电连接；
与通孔的横排数量相等的多个导线层，位于同一横排的所有通孔均与同一个导线层电连接，位于同一纵列的所有通孔分别与不同导线层电连接，且所述多个导线层分别与多个控制端电连接；
其中，所述围栏间隔为处于通孔的外边界和导电层的内边界之间的横线的长度。
6.根据权利要求5所述的围栏间隔的设计规则测试电路，其特征在于：所述导电层为应用于半导体器件的多晶硅层或者金属层。
7.根据权利要求5所述的围栏间隔的设计规则测试电路，其特征在于：所述导电层为5～1000个，所述MOSFET为5～1000个，所述通孔的纵列为5～1000列。
8.根据权利要求5所述的围栏间隔的设计规则测试电路，其特征在于：所述通孔的横排为12排，所述导线层为12个。
9.根据权利要求8所述的围栏间隔的设计规则测试电路，其特征在于：每排通孔与导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm。
10.根据权利要求5所述的围栏间隔的设计规则测试电路，其特征在于：所述MOSFET为N型MOSFET或者P型MOSFET。
围栏间隔的设计规则测试电路
技术领域
背景技术
[0002] 在半导体技术的版图（layout）设计中，一个几何图形（如接触孔contact或者通孔via）外边界到另一个图形（如多晶硅层poly或者金属层metal）内边界的长度被称作为enclosure，本文称作围栏间隔。图1为第一图形层和第二图形层形成的围栏结构的示意图，其中处于第一图形层A（如接触孔或者通孔）的外边界和第二图形层B（如多晶硅层或者金属层）的内边界之间的横线C的长度即为围栏间隔（enclosure）。
[0003] 在版图设计的设计规则（Design Rule）中，对于接触孔（contact）外边界到多晶硅层（poly）内边界、接触孔外边界到金属层（metal）内边界、通孔（via）外边界到金属层内边界等，围栏间隔的精度是其中非常关键和基础的设计参数，围栏间隔的大小直接影响到所制成的集成电路的性能的优劣。
[0004] 如图2所示，为45nm工艺节点下现有的一种接触孔外边界到多晶硅层内边界的围栏间隔的测试结构示意图。其中分别针对接触孔外边界到多晶硅层内边界的不同大小的围栏间隔，图2所示的实施例中，在版图3上共设计了12个矩阵1，每个矩阵1的内部结构均相同，但其中的围栏间隔的大小各不相同，从左至右各个矩阵1中的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm，各个矩阵1之间间隔连接焊垫（pad）2，并且围栏间隔0nm和围栏间隔60nm的矩阵1的外侧也均连接焊垫2，这样，每个矩阵1的两端均与焊垫2连接，这样共有13个焊垫2。图3为图2中围栏间隔10nm的矩阵1的放大图，矩阵1的多晶硅层（图2、图3中的虚线区域）11连接到矩阵以外一侧的焊垫2，矩阵1中的各个矩阵单元中的接触孔均通过导线12连接到矩阵以外另一侧的焊垫2。图4为图3所示矩阵中的一个矩阵单元的内部结构放大图，其中接触孔A1与多晶硅层11之间的围栏间隔为
10nm。因为接触孔A1与多晶硅层11之间的围栏间隔的不同会导致漏电流的不同，因此便可以利用焊垫2测量导线-接触孔-多晶硅层的漏电流，通过对漏电流的比较，选择出最佳的围栏间隔，如漏电流最小的矩阵所对应的围栏间隔。
10nm。因为接触孔A1与多晶硅层11之间的围栏间隔的不同会导致漏电流的不同，因此便可以利用焊垫2测量导线-接触孔-多晶硅层的漏电流，通过对漏电流的比较，选择出最佳的围栏间隔，如漏电流最小的矩阵所对应的围栏间隔。
[0005] 现有技术中，需要对各种围栏间隔（如接触孔外边界到多晶硅层内边界、接触孔外边界到金属层内边界、通孔外边界到金属层内边界等）进行多次设计以精确定义。这样便需要使用大量焊垫（如图2中使用13个焊垫），并且这些焊垫不能重复使用，比如再进行通孔到金属层围栏间隔的设计也需要类似图2中的版图设计结构，但是却因为焊垫的限制需要使用另一批测试焊垫。
发明内容
[0006] 有鉴于此，本发明提供一种围栏间隔的设计规则测试电路，以减少焊垫的使用，节省版图空间，并简化检测过程。
[0007] 本发明的技术方案是这样实现的：
[0008] 一种围栏间隔的设计规则测试电路，包括：
[0009] 一导电层；
[0010] 设于所述导电层的多个通孔，所述多个通孔在所述导电层上呈纵列分布，且每个通孔与所述导电层的围栏间隔各不相等；
[0011] 栅极与所述导电层电连接、漏极与电源输入端电连接、源极与电源输出端电连接的MOSFET；
[0012] 分别与所述多个通孔电连接的多个导线层，所述多个导线层分别与多个控制端电连接。
[0013] 进一步，所述导电层为应用于半导体器件的多晶硅层或者金属层。
[0014] 进一步，所述通孔为12个，所述导线层为12个。
[0015] 进一步，每个通孔与所述导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm。
[0016] 一种围栏间隔的设计规则测试电路，包括：
[0017] 呈横排分布的多个导电层；
[0018] 设于所述多个导电层的多个通孔，所述多个通孔呈阵列分布，所述阵列中位于同一纵列的所有通孔设于同一导电层，所述阵列中位于同一横排的所有通孔分别设于不同导电层，位于同一纵列的设于同一导电层的每个通孔与该同一导电层的围栏间隔各不相等，位于同一横排的分别设于不同导电层的每个通孔与其所处的导电层的围栏间隔均相等；
[0019] 与所述多个导电层数量相等的多个MOSFET，每个MOSFET的栅极与每个导电层一对一电连接，所述多个MOSFET通过源极、漏极串联组成MOSFET串联电路，处于MOSFET串联电路一端的MOSFET的漏极与电源输入端电连接，处于MOSFET串联电路另一端的MOSFET的源极与电源输出端电连接；
[0020] 与通孔的横排数量相等的多个导线层，位于同一横排的所有通孔均与同一个导线层电连接，位于同一纵列的所有通孔分别与不同导线层电连接，且所述多个导线层分别与多个控制端电连接。
[0021] 进一步，所述导电层为应用于半导体器件的多晶硅层或者金属层。
[0022] 进一步，所述导电层为5~1000个，所述MOSFET为5~1000个，所述通孔的纵列为5~1000列。
[0023] 进一步，所述通孔的横排为12排，所述导线层为12个。
[0024] 进一步，每排通孔与导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm。
[0025] 进一步，所述MOSFET为N型MOSFET或者P型MOSFET。
[0026] 从上述方案可以看出，本发明的围栏间隔的设计规则测试电路，以导电层与通孔所形成的围栏结构作为MOSFET的栅极开关电路，来测量导电层与通孔的围栏间隔所对应的MOSFET饱和电流Idsat，进而获得围栏间隔和MOSFET饱和电流Idsat的对应关系，根据饱和电流Idsat的变化选定最佳的围栏间隔大小作为版图设计中的围栏间隔参数，该最佳的围栏间隔不会由于制造工艺的误差而使导电层与通孔在实际制造过程中的位置偏移而产生断路，与现有的测试技术相比，减少了焊垫的使用，节省版图空间，并简化检测过程。附图说明
[0027] 图1为围栏结构的示意图；
[0028] 图2为现有技术中接触孔外边界到多晶硅层内边界的围栏间隔的测试结构示意图；
[0029] 图3为图2中围栏间隔10nm的矩阵的放大图；
[0030] 图4为图3所示矩阵中的一个矩阵单元的内部结构放大图；
[0031] 图5为本发明的围栏间隔的设计规则测试电路原理图；
[0032] 图6为本发明的围栏间隔的设计规则测试电路第一实施例示意图；
[0033] 图7为本发明的围栏间隔的设计规则测试电路第二实施例示意图。
具体实施方式
[0034] 为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0035] 以下实施方式中，统一以名称“通孔”来代表本领域技术中的接触孔（contact）和通孔（via）等，该“通孔”名称并不用以对通孔（via）的限定，本领域技术人员可以依据该“通孔”名称推广所知其所代表的接触孔（contact）和通孔（via）等。
[0036] 以下实施方式中，名称“导电层”可以为应用于半导体器件的多晶硅层、金属层等用于导电的功能层。
[0037] “通孔”用于所设计生产的半导体器件以及电路中的上下相叠的各个“导电层”（用于导电的功能层）之间的电连接，为本领域所公知的。
[0038] 本发明的思想为：
[0039] 研究发现，如图5所示，对于导电层4与通孔5所组成的围栏结构来说，将导电层4与一MOSFET 6的栅极电连接，将通孔5通过一导线层7与一控制端K电连接，MOSFET 6的漏极和源极分别与电源输入端F1和电源输出端F2电连接后，当在电源输入端F1接入输入极（如Vdd），在电源输出端F2接入输出极（如GND），并在控制端K接入控制极（如Vgg）后，MOSFET6便会导通。MOSFET 6导通时的饱和电流Idsat的大小与导电层4与通孔5所组成的围栏结构的围栏间隔存在着联系：在半导体制造过程中，由于存在制造工艺的误差，当围栏间隔太小时，就有可能使导电层4与通孔5在实际制造过程中的位置发生偏移而发生断路，使得控制极电压（流）无法施加到MOSFET 6的栅极而使晶体管无法导通，进而在MOSFET 6中无法形成饱和电流Idsat，从而使电源输入端F1与电源输出端F2之间的电流变的很小。基于该思想，本发明提供了一种围栏间隔的设计规则测试电路。
[0040] 如图6所示，为本发明的围栏间隔的设计规则测试电路的第一实施例示意图。该电路包括：一导电层4；设于该导电层4的多个通孔，如图6所示的第一通孔51、第二通孔52、……、第m通孔5m（m为大于1的正整数），该多个通孔在该导电层4上呈纵列分布，且每个通孔与导电层4的围栏间隔各不相等，如图6中，第一通孔51至第m通孔5m在导电层4上从上至下呈纵列分布，从第一通孔51到第m通孔5m与导电层4的围栏间隔逐渐增大；一MOSFET 6，MOSFET 6的栅极与导电层4电连接、漏极与电源输入端F1电连接、源极与电源输出端F2电连接；多个导线层，分别与多个通孔电连接，如图6中，第一导线层71与第一通孔51电连接、第二导线层72与第二通孔52电连接、……、第m导线层7m与第m通孔5m电连接，多个导线层还分别与多个控制端电连接，如图6中，第一导线层71与第一控制端K1电连接、第二导线层72与第二控制端K2电连接、……、第m导线层7m与第m控制端Km电连接。
[0041] 利用图6所示的实施例电路进行围栏间隔的设计规则测试通过如下方法进行。电源输入端F1接入输入极（如Vdd），在电源输出端F2接入输出极（如GND）；与第一通孔51相对应的第一控制端K1接入控制极（如Vgg），其他控制端空置，记录与第一通孔51和导电层4的围栏间隔相对应的此时的MOSFET 6的饱和电流Idsat；与第二通孔52相对应的第二控制端K2接入控制极（如Vgg），其他控制端空置，记录与第二通孔52和导电层4的围栏间隔相对应的此时的MOSFET 6的饱和电流Idsat；……；与第m通孔5m相对应的第m控制端Km接入控制极（如Vgg），其他控制端空置，记录与第m通孔5m和导电层4的围栏间隔相对应的此时的MOSFET 6的饱和电流Idsat；根据所记录的所有围栏间隔和与之对应的饱和电流Idsat的关系，选择出最佳的饱和电流Idsat所对应的围栏间隔作为设计规则的围栏间隔。围栏间隔和与之对应的饱和电流Idsat的关系，可通过一坐标系表示，如在一坐标系的横轴（x轴）上标识饱和电流Idsat，在该坐标系的纵轴（y轴）上标识围栏间隔，将所记录的围栏间隔和与之对应的饱和电流Idsat标记在该坐标系中，便可得到围栏间隔和饱和电流Idsat的曲线关系图，并根据该关系图选择适合的围栏间隔。
[0042] 与图2所示的现有技术相对应，本实施例中，m可取12，即图6所示电路中，共有：12个通孔，分别为第一通孔51、第二通孔52、……、第十二通孔512；12个导线层，分别为第一导线层71、第二导线层72、……、第十二导线层712；12个控制端，分别为第一控制端K1电连接、第二控制端K2、……、第十二控制端K12；从第一通孔51到第十二通孔512，与导电层4的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm；MOSFET 6可采用N型MOSFET，电源输入端F1接入的输入极的电压为2.5V，在电源输出端F2接地；各个控制端分别接入的控制极的电压均为2.5V。采用上述参数，利用可测试MOSFET饱和电流Idsat的饱和电流测试仪器便可以获得上述各个围栏间隔所对应的饱和电流Idsat，进而可以根据这些饱和电流Idsat选择出最佳的围栏间隔。MOSFET也可以采用P型MOSFET，根据P型MOSFET的导通条件调整控制端接入的控制极电压，使得P型MOSFET导通，也可进行饱和电流Idsat的测量。
[0043] 图6所示实施例中采用一个MOSFET对一个导电层4和其中的通孔的围栏结构进行测量，而在集成电路中包括大量的半导体器件，利用图6所示的仅包括一个导电层4与其中的通孔的围栏结构的电路，由于取样过少而不足以进行围栏间隔设计规则的测试，因此需要其他实施方式使得饱和电流Idsat可测。
[0044] 如图7所示，为本发明的围栏间隔的设计规则测试电路的第二实施例示意图。与图6相比，图7所示实施例是图6的串联形式，该电路具体结构如下。
[0045] 该电路包括：呈横排分布的多个导电层，如图7所示的第一导电层41、第二导电层42、……、第n导电层4n；设于该多个导电层的多个通孔，如图7中，多个通孔设于第一导电层
41至第n导电层4n，多个通孔呈阵列分布，该阵列中位于同一纵列的所有通孔设于同一导电层，如第一导电层41的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，第二导电层42的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，……，第n导电层4n的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，该阵列中位于同一横排的所有通孔分别设于不同导电层，如图7中的所有第一通孔51位于同一横排且分别设置于第一导电层41至第n导电层4n，所有第二通孔52位于同一横排且分别设置于第一导电层41至第n导电层
4n，……，所有第m通孔5m位于同一横排且分别设置于第一导电层41至第n导电层4n，位于同一纵列的设于同一导电层的每个通孔与该同一导电层的围栏间隔各不相等，如图7中，位于第一导电层41的每个通孔与该第一导电层41的围栏间隔各不相等且从第一通孔51到第m通孔5m与第一导电层41的围栏间隔逐渐增大，位于第二导电层42的每个通孔与该第二导电层
42的围栏间隔各不相等且从第一通孔51到第m通孔5m与该第二导电层42的围栏间隔逐渐增大，……，位于第n导电层4n的每个通孔与该第n导电层4n的围栏间隔各不相等且从第一通孔51到第m通孔5m与该第n导电层4n的围栏间隔逐渐增大，位于同一横排的分别设于不同导电层的每个通孔与其所处的导电层的围栏间隔均相等，如图7中，位于同一横排的第一通孔
51分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第一通孔51与本导电层的围栏间隔均相等，位于同一横排的第二通孔52分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第二通孔52与本导电层的围栏间隔均相等，……，位于同一横排的第m通孔5m分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第m通孔5m与本导电层的围栏间隔均相等；与该多个导电层数量相等的多个MOSFET，每个MOSFET的栅极与每个导电层一对一电连接，如图7中第一MOSFET 61通过栅极与第一导电层41电连接，第二MOSFET 62通过栅极与第二导电层42电连接，……，第n MOSFET 6n通过栅极与第n导电层4n电连接，该多个MOSFET通过源极、漏极串联组成MOSFET串联电路，即第一MOSFET 61的源极与第二MOSFET
62的漏极连接，第二MOSFET 62的源极与第三MOSFET（图7未示出）的漏极连接，……，第n-
1MOSFET（图7未示出）的源极与第n MOSFET 6n的漏极连接，处于MOSFET串联电路一端的MOSFET的漏极与电源输入端电连接，处于MOSFET串联电路另一端的MOSFET的源极与电源输出端电连接，如图7中处于MOSFET串联电路一端的第一MOSFET 61的漏极与电源输入端F1电连接，处于MOSFET串联电路另一端的第n MOSFET 6n的源极与电源输出端F2电连接；与通孔的横排数量相等的多个导线层，每个导线层分别与每个横排的所有通孔电连接，即位于同一横排的所有通孔均与同一个导线层电连接，位于同一纵列的所有通孔分别与不同导线层电连接，且所述多个导线层分别与多个控制端电连接，如图7中m个导线层，其中第一导线层
71分别与处于同一横排上并位于不同导电层的所有第一通孔51电连接，第二导线层72分别与处于同一横排上并位于不同导电层的所有第二通孔52电连接，……，第m导线层7m分别与处于同一横排上并位于不同导电层的所有第m通孔5m电连接，第一导线层71与第一控制端K1电连接、第二导线层72与第二控制端K2电连接、……、第m导线层7m与第m控制端Km电连接。
41至第n导电层4n，多个通孔呈阵列分布，该阵列中位于同一纵列的所有通孔设于同一导电层，如第一导电层41的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，第二导电层42的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，……，第n导电层4n的第一通孔51、第二通孔52、……、第m通孔5m位于同一纵列，该阵列中位于同一横排的所有通孔分别设于不同导电层，如图7中的所有第一通孔51位于同一横排且分别设置于第一导电层41至第n导电层4n，所有第二通孔52位于同一横排且分别设置于第一导电层41至第n导电层
4n，……，所有第m通孔5m位于同一横排且分别设置于第一导电层41至第n导电层4n，位于同一纵列的设于同一导电层的每个通孔与该同一导电层的围栏间隔各不相等，如图7中，位于第一导电层41的每个通孔与该第一导电层41的围栏间隔各不相等且从第一通孔51到第m通孔5m与第一导电层41的围栏间隔逐渐增大，位于第二导电层42的每个通孔与该第二导电层
42的围栏间隔各不相等且从第一通孔51到第m通孔5m与该第二导电层42的围栏间隔逐渐增大，……，位于第n导电层4n的每个通孔与该第n导电层4n的围栏间隔各不相等且从第一通孔51到第m通孔5m与该第n导电层4n的围栏间隔逐渐增大，位于同一横排的分别设于不同导电层的每个通孔与其所处的导电层的围栏间隔均相等，如图7中，位于同一横排的第一通孔
51分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第一通孔51与本导电层的围栏间隔均相等，位于同一横排的第二通孔52分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第二通孔52与本导电层的围栏间隔均相等，……，位于同一横排的第m通孔5m分别设置于第一导电层41至第n导电层4n，且第一导电层41至第n导电层4n的每个导电层的第m通孔5m与本导电层的围栏间隔均相等；与该多个导电层数量相等的多个MOSFET，每个MOSFET的栅极与每个导电层一对一电连接，如图7中第一MOSFET 61通过栅极与第一导电层41电连接，第二MOSFET 62通过栅极与第二导电层42电连接，……，第n MOSFET 6n通过栅极与第n导电层4n电连接，该多个MOSFET通过源极、漏极串联组成MOSFET串联电路，即第一MOSFET 61的源极与第二MOSFET
62的漏极连接，第二MOSFET 62的源极与第三MOSFET（图7未示出）的漏极连接，……，第n-
1MOSFET（图7未示出）的源极与第n MOSFET 6n的漏极连接，处于MOSFET串联电路一端的MOSFET的漏极与电源输入端电连接，处于MOSFET串联电路另一端的MOSFET的源极与电源输出端电连接，如图7中处于MOSFET串联电路一端的第一MOSFET 61的漏极与电源输入端F1电连接，处于MOSFET串联电路另一端的第n MOSFET 6n的源极与电源输出端F2电连接；与通孔的横排数量相等的多个导线层，每个导线层分别与每个横排的所有通孔电连接，即位于同一横排的所有通孔均与同一个导线层电连接，位于同一纵列的所有通孔分别与不同导线层电连接，且所述多个导线层分别与多个控制端电连接，如图7中m个导线层，其中第一导线层
71分别与处于同一横排上并位于不同导电层的所有第一通孔51电连接，第二导线层72分别与处于同一横排上并位于不同导电层的所有第二通孔52电连接，……，第m导线层7m分别与处于同一横排上并位于不同导电层的所有第m通孔5m电连接，第一导线层71与第一控制端K1电连接、第二导线层72与第二控制端K2电连接、……、第m导线层7m与第m控制端Km电连接。
[0046] 与图6的电路相比较，图7的电路为图6所示电路的扩展，是图6所示电路的串联形式，其中图7中任意一个单元，如第i MOSFET、第i导电层、以及第i导电层的第一通孔51至第m通孔5m（i为1至n的整数）组成的电路结构单元即为图6所示电路结构。即图7所示电路中，多个导电层若要表达意思为至少1个导电层，则作为一个特例，若其中仅有1个导电层（即n=1）时，其结构与图6一致。
[0047] 图7所示结构中，将电源输入端F1接入输入极（如Vdd），在电源输出端F2接入输出极（如GND），与第j通孔5j（图7未示出）相对应的第j控制端Kj（图7未示出）（j为1至m的整数）接入控制极（如Vgg）时，该第j控制端Kj通过第j导线层7j（图7未示出）与每个第j通孔5j电连接可使得所有MOSFET同时全部导通，这样就可以测量该第j控制端Kj所连接的第j通孔5j与导电层的围栏间隔所对应的电源输入端F1至电源输出端F2的MOSFET串联电路的饱和电流Idsat。
[0048] 与图6所示实施例相比，图7采用了多个图6结构的串联方式，增加了多个导电层与其中的通孔的围栏结构，进而增加了大量取样，使得围栏间隔设计规则的测试更加准确，例如：
[0049] 利用图6的电路进行围栏间隔设计规则的测试时，由于制造工艺的误差，便可能出现此种情况：在第j1通孔对应的第j1控制端接入控制极后，可测到MOSFET 6的饱和电流Idsat，并且在第j1通孔至第m通孔对应的第j1控制端至第m控制端接入控制极后均可测到MOSFET 6的饱和电流Idsat，而在第j1-1通孔对应的第j1-1控制端甚至比第j1-1通孔所对应更小的围栏结构的通孔对应的控制端接入控制极后，均不能测到MOSFET 6的饱和电流Idsat，则可以选出第j1通孔所对应的围栏间隔大小作为围栏间隔的设计规则参数。但是因为图6所示电路结构中，仅通过一个围栏结构进行MOSFET 6栅极与控制极的接入，便存在取样过少（仅通过一个围栏结构）而造成测试不准确的问题。
[0050] 而对于图7所示电路而言，只有所有的MOSFET栅极均与控制极接通才能保证MOSFET所组成的串联电路导通而产生饱和电流Idsat。因此，由于制造工艺的误差，便可能出现此种情况：在第i1导电层上的第j1通孔在实际制造过程中的位置发生偏移而发生断路，使得第i1导电层对应的第i1MOSFET不满足导通条件，但在其他导电层上第j1通孔没有发生断路使得其他MOSFET满足导通条件，由于第i1MOSFET不满足导通条件使得所有MOSFET组成的串联电路无法导通，从而检测不到所有MOSFET所组成的串联电路的饱和电流Idsat，这便说明第j1通孔所对应的围栏间隔大小不适合作为围栏间隔的设计规则参数。只有出现在所有的导电层上该第j1通孔对应的围栏间隔保证在制造工艺的误差下，能够使得所有MOSFET均能接入控制极进而使得MOSFET所组成的串联电路导通而产生饱和电流Idsat，才能保证该第j1通孔对应的围栏间隔大小可以作为围栏间隔的设计规则参数。
[0051] 因此图7和图6的实施例相比，对于围栏间隔设计规则的测试更加准确。
[0052] 对于图7所示电路，实际应用时，n的数量可根据需要设置为5~1000，对应导电层数量为5~1000个，MOSFET为5~1000个，呈阵列分布的通孔的纵列为5~1000列。n的数量不易过少而影响围栏结构的取样。以下与图2所示的现有技术相对应，介绍采用图7所示电路进行饱和电流Idsat的测量并选择最佳围栏间隔的一个实施例。
[0053] 本实施例中，m可取12，即图7所示电路中，在通孔所组成的阵列中，通孔的横排共为12排，第一导电层41至第n导电层4n中每个导电层均有12个通孔，分别为第一通孔51、第二通孔52、……、第十二通孔512（图7未示出）；导线层为12个，分别为第一导线层71、第二导线层72、……、第十二导线层712（图7未示出）；12个控制端，分别为第一控制端K1电连接、第二控制端K2、……、第十二控制端K12（图7未示出）；从第一通孔51的横排到第十二通孔512的横排，每排通孔与每个导电层的围栏间隔分别为0nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm；n取500，则MOSFET为500个，导电层为500个，所有MOSFET均采用N型MOSFET，电源输入端F1接入的输入极的电压为2.5V，在电源输出端F2接地；各个控制端分别接入的控制极的电压均为2.5V（同时其他控制极空置）。采用上述参数，利用可测试饱和电流Idsat的饱和电流测试仪器便可以获得上述各个围栏间隔所对应的由500个MOSFET组成的串联电路的饱和电流Idsat，进而可以根据这些饱和电流Idsat选择出最佳的围栏间隔。
这些MOSFET也可以采用P型MOSFET，根据P型MOSFET的导通条件调整控制端接入的控制极电压，使得P型MOSFET导通，也可进行饱和电流Idsat的测量。
这些MOSFET也可以采用P型MOSFET，根据P型MOSFET的导通条件调整控制端接入的控制极电压，使得P型MOSFET导通，也可进行饱和电流Idsat的测量。
[0054] 与图2所示现有技术相比，本发明的上述测试电路，以导电层与通孔所形成的围栏结构作为MOSFET的栅极开关电路，来测量导电层与通孔的围栏间隔所对应的MOSFET饱和电流Idsat，进而获得围栏间隔和MOSFET饱和电流Idsat的对应关系，根据饱和电流Idsat的变化选定最佳的围栏间隔大小作为版图设计中的围栏间隔参数，该最佳的围栏间隔不会由于制造工艺的误差而使导电层与通孔在实际制造过程中的位置偏移而产生断路，与现有的测试技术相比，本发明的电路不需要在每个不同的围栏结构之间设置焊垫，从而减少了焊垫的使用，节省版图空间，并简化检测过程。
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