반도체소자의 제조방법{method for manufacturing semiconductor device}

본 발명은 반도체소자 제조방법에 관한 것으로서, 더욱 상세하게는 실리콘센서를 위한 실리콘기판의 MEMS(micro electrical mechanical system) 식각 때에 실리콘기판의 후면 흠집으로 인한 이상 식각의 발생을 방지하여 실리콘센서의 특성 안정화를 이루도록 한 반도체소자 제조방법에 관한 것이다.

일반적으로, 적외선센서(infrared sensor: IR sensor) 또는 유량센서(flow sensor)와 같은 반도체 감지소자를 갖는 반도체장치의 제조방법에서는 열적 플로우팅(thermal floating) 또는 아이솔레이션(isolation)의 목적으로 구동 IC를 위한 영역을 제외하고 그 나머지 영역의 실리콘기판을 선택적으로 후면 식각하여 제거하여 왔다. 실리콘기판의 후면 식각방법으로는 MEMS(micro electrical mechanical system) 식각공정이 대표적인 방법이다.

종래에는 도 1 및 도 2에 도시된 바와 같이, 먼저, 실리콘기판(10)의 전면에 집적회로 공정을 진행 완료하고(S1), 실리콘기판(10)의 후면에 PECVD(plasma enhanced chemical vapor deposition)공정에 의해 질화막(20)을 적층하고(S2), MEMS 식각될 실리콘기판(10)의 부분 상에 개구부가 위치하는 질화막(20)의 패턴을 형성하고, 남은 질화막(20)의 패턴을 마스크로 노출된 실리콘기판(10)의 후면을 일정 깊이까지 KOH와 같은 식각용액으로 MEMS 식각한다(S3).

그러나, 종래에는 폴리싱(polishing)된 실리콘기판(10)의 후면이 실리콘기판(10)의 전면에 집적회로 공정을 진행하는 동안 집적회로 공정용 설비나 핀셋 등에 의해 손상을 받아서 실리콘기판(10)의 후면에 부분적으로 흠집이 생긴다. 이로 인해, MEMS 식각 때에 실리콘기판(10)의 이상 식각현상이 유발된다. 즉, 질화막(20)의 패턴에 마스킹되지 않은 노출된 부분의 실리콘기판(10)이 식각됨은 물론 마스킹된 부분일지라도 개구부에 인접한, 흠집이 생긴 부분의 실리콘기판(10)도 함께 식각된다. 이로써, 당초 설계 단계에서 식각되지 않을 부분도 식각되고, 실제로 식각되어야 할 부분에도 흠집에 의한 모양이 나타나서 평탄도가 불량해진다. 특히, MEMS 구조에서 실리콘기판의 두께 균일성은 상당히 중요한데 이러한 요인으로 종래에는 두께 균일성이 불량하여 센서의 특성 변화를 가져온다.

또한, PECVD공정에 의한 질화막(20)은 실리콘기판(10)과의 점착력(adhesion)이 LPCVD공정에 의한 질화막보다 떨어져 질화막(20)의 패턴 아래에서 실리콘기판(10)의 측면 식각이 식각홈(11)의 깊이의 10% 정도로 발생한다. 더욱이, 측면 식각부분이 깨끗하지 못하고 표면 요철이 심하다. 이로써, MEMS 식각에 의한 실리콘기판(10)의 식각홈(11)이 당초 설계한 값보다 더 큰 폭으로 형성되므로 정확한 설계를 하기 위해서는 실리콘기판(10)의 측면 식각폭을 확인하고 이를 반영하여 설계를 실시하지 않으면 안된다. 또한, 측면 식각폭이 실리콘기판의 두께와 식각조건이나 환경에 따라 달라지므로 설계의 정확도가 떨어진다.

한편, 질화막(20)의 마스크를 정확하게 형성해야 하는 이유는 집적회로 공정에서 형성한 저항체가 MEMS 식각에 의해 얇아진 두께의 실리콘기판(10)에 위치하므로 압력이나 여러 가지 환경에 의한 휨이나 스트레스에 의해서 저항값이 달라지고, 그 위치에 따라 저항값이 크게 변화하기 때문이다.

이를 해소하기 위해 MEMS 식각 전에 실리콘기판의 후면을 추가로 폴리싱하여 후면의 흠집을 제거하기도 한다. 이 경우, MEMS 식각에서 식각된 실리콘기판의 부분의 요철이 심하고 폴리싱에 의한 두께의 변화가 발생하는데 이는 센서의 특성 변화에 큰 영향을 미친다.

따라서, 본 발명은 실리콘기판 후면의 흠집에 의한 MEMS 식각 이상을 방지하여 실리콘센서의 특성을 안정화시키도록 한 반도체소자의 제조방법을 제공하는데 있다.

도 1은 종래 기술에 의한 MEMS 식각 때의 측면식각 상태를 나타낸 단면도.

도 2는 종래 기술에 의한 반도체소자의 제조방법을 나타낸 플로우차트.

도 3은 본 발명에 의한 반도체소자의 제조방법을 나타낸 플로우차트.

도 4a 내지 도 4d는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도.

**** 도면의 주요 부분에 대한 부호의 설명 ****

10: 실리콘기판 11, 13: 식각홈

20, 30: 질화막 40: 산화막

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은

집적회로 공정 진행 도중에 실리콘기판의 후면에 흠집이 발생하는 것을 보호하기 위해 상기 실리콘기판의 후면에 질화막을 적층하는 단계;

상기 실리콘기판의 전면에 상기 집적회로 공정의 소정 공정 이전까지 진행한 후 상기 소정 공정에서의 상기 질화막의 손상을 보호하기 위해 상기 질화막 상에 산화막을 적층하는 단계;

상기 실리콘기판의 전면에 상기 소정 공정을 포함한 집적회로 공정 전체를 완료하는 단계;

상기 질화막의 원하는 부분을 선택적으로 식각하여 그 아래의 실리콘기판의 후면을 노출시키는 단계; 그리고

상기 남은 질화막을 마스크로 이용하여 노출된 실리콘기판의 후면을 MEMS 식각하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 질화막을 LPCVD공정에 의해 적층한다. 또한, 상기 실리콘기판의 전면에 금속배선용 금속층 증착공정 이전까지 진행한 후 금속배선의 형성을 위한 식각공정에서의 상기 질화막의 손상을 보호하기 위해 상기 질화막 상에 상기 산화막을 적층한다. 상기 산화막을 APCVD, LPCVD, PECVD 공정 중 어느 하나에 의해 적층할 수 있다.

이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.

도 3은 본 발명에 의한 반도체소자의 제조방법을 나타낸 플로우차트이고, 도 4a 내지 도 4d는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면공정도이다. 설명의 편의상 도 3과 도 4a 내지 도 4d를 연관하여 설명하기로 한다.

도 4a를 참조하면, 먼저, 실리콘기판(10)의 후면에 LPCVD공정을 이용하여 후면 보호막인 질화막(30)을 1500∼2000Å의 두께로 적층한다. 여기서, 질화막(30)은 후속 집적회로 공정에서 반도체공정용 설비나 핀셋에 의해 실리콘기판(10)의 후면에 흠집이 생성되는 것을 보호하기 위한 것으로 종래의 PECVD 질화막(20)에 비하여 실리콘기판(10)과의 점착력 강도가 강하기 때문에 집적회로 공정을 진행하는 동안에 실리콘기판(10)의 후면에 남아 있게 된다(S11).

그런 다음, 금속증착공정 전까지의 통상적인 집적회로 공정, 예를 들어 메몰층, 아이솔레이션층, 베이스영역, 에미터영역, 콘택홀, 금속층의 형성과 같은 공정을 실리콘기판(10)의 전면에 실시한다(S12).

도 4b를 참조하면, 금속배선의 형성을 위한 후속의 금속층 식각공정에서 질화막(30)의 식각이 되는 것을 보호하기 위해 질화막(30) 상에 산화막(40)을 5000∼8000Å의 두께로 적층한다. 이때, 산화막(40)을 APCVD, LPCVD 또는 PECVD공정 중 어느 하나에 의해 적층하더라도 무방하다. 여기서, 금속층 식각물질에 인산이 일부 포함되는데 질화막이 인산에 의해 식각되기 쉽지만, 산화막은 인산에 의해 식각되기 어렵다(S13).

이어서, 실리콘기판(10)의 전면에 금속층(도시 안됨)을 증착하고 이를 사진식각공정을 이용하여 금속배선의 패턴으로 형성한다. 그런 다음, 상기 금속배선을 포함한 실리콘기판(10)의 전면에 패시베이션막을 적층하고, 사진식각공정에 의해 상기 금속배선의 일부를 노출하는 패드용 개구부를 패시베이션막에 선택적으로 형성하고, 상기 개구부를 통하여 상기 금속배선에 전기적으로 연결된 금속층의 패드(도시 안됨)를 형성한다(S14). 따라서, MEMS공정 이전까지의 집적회로 공정이 진행되는 동안 질화막(30)은 폴리싱된 실리콘기판(10)의 후면에 반도체공정용 설비나 핀셋에 의한 흠집이 생성되는 것을 보호한다.

도 4c를 참조하면, 그런 다음, 사진식각공정을 이용하여 MEMS 식각을 위한 부분의 산화막(40)을 그 아래의 질화막(30)이 노출될 때까지 선택적으로 식각하고 나서 남은 산화막(40)을 식각마스크로 이용하여 노출된 질화막(30)을 그 아래의 실리콘기판(10)의 후면이 노출될 때까지 식각한다. 이후, 도 4d를 참조하면, 남은 산화막(40)을 제거하고 질화막(30)의 패턴을 마스크로 이용하여 KOH 식각용액으로 노출된 부분의 실리콘기판(10)의 후면을 400∼500μm의 깊이로 MEMS 식각하여 식각홈(13)을 형성한다(S15). 이때, KOH가 질화막(30)을 거의 식각하지 않는다. 바람직하게는 KOH가 질화막(30)의 표면으로 침투하지 못하도록 질화막(30)의 표면을 치구(도시 안됨)로 덮는 것이 좋다.

따라서, 본 발명은 종래와 달리 실리콘기판(10)의 후면에 집적회로 공정 진행되는 동안 흠집이 발생하지 않으므로 식각홈(13)의 MEMS 식각면에 흠집에 의한 모양이 전혀 나타나지 않고 평탄도가 양호하다. 또한, LPCVD공정에 의해 형성된 질화막(30)은 실리콘기판(10)과의 점착력이 양호하기 때문에 실리콘기판(10)의 후면이 식각되는 동안 실리콘기판(10)의 측면 식각을 유발하지 않는다. 이는 설계한 패턴과 동일한 식각홈을 형성할 수 있게 하므로 종래와 달리 측면 식각폭이나 식각율을 고려하여 설계를 하여야 할 필요가 없어서 설계의 정확성을 높일 수 있다.

따라서, 본 발명에 의하면, 집적회로공정에서 형성한 저항체가 MEMS 식각에 의해 얇아진 실리콘기판에 배치되는데 압력이나 여러 가지 환경에 의한 휨이나 스트레스에 의해서 저항값이 달라지지 않고 위치에 따라 저항값이 크게 변화하지 않는다.

이상에서 살펴본 바와 같이, 본 발명의 반도체소자의 제조방법에 의하면, 실리콘기판의 후면에 질화막을 LPCVD공정에 의해 적층하고 금속배선공정 전까지의 집적회로공정을 진행한 후 금속배선공정에서의 상기 질화막의 손상을 보호하기 위해 질화막 상에 산화막을 적층하고 금속배선공정을 진행한다. 그 다음에 질화막의 패턴을 형성하고 이를 마스크로 실리콘기판을 MEMS 식각한다.

따라서, 본 발명은 MEMS식각에 의한 측면 식각이 발생하지 않으므로 얇아진 두께의 실리콘기판에 형성된 저항체의 저항값을 안정시키고 나아가 실리콘센서의 특성을 안정화시킬 수 있다. 또한, 집적회로 공정이 진행되고 난 후에도 실리콘기판의 후면에 흠집이 없으므로 흠집 제거를 위한 추가 폴리싱공정을 생략할 수 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.