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一种采用负反馈箝位技术的带隙基准电路

阅读：1发布：2022-09-15

专利汇可以提供一种采用负反馈箝位技术的带隙基准电路专利检索，专利查询，专利分析的服务。并且本发明请求保护一种采用负反馈箝位技术的带隙基准电路，属于微电子技术领域。包括带隙基准电流源偏置电路以及带隙基准核心电路等。本发明采用共源共栅结构为带隙基准核心电路提供偏置电流信号来提高带隙基准的电源抑制比，带隙基准核心电路采用负反馈箝位技术取代传统运算放大器箝位技术来产生正温度系数电流IR2a及IR4，正温度系数电流IR2a在电阻 R2a以及正温度系数电流IR4在电阻R4上产生正温度系数的压降分别与NPN型三极管 Q3的基极-发射极电压加权实现高性能的带隙基准参考电压，从而实现一种采用负反馈箝位技术的带隙基准电路。，下面是一种采用负反馈箝位技术的带隙基准电路专利的具体信息内容。

权利要求

1.一种采用负反馈箝位技术的带隙基准电路，其特征在于，包括：带隙基准电流源偏置电路(1)及带隙基准核心电路(2)，其中所述带隙基准电流源偏置电路(1)的信号输出端与所述带隙基准核心电路(2)的信号输入端相连接；所述带隙基准电流源偏置电路(1)为所述带隙基准核心电路(2)提供偏置电流信号，所述带隙基准核心电路(2)通过采用由NPN型三极管Q3、NPN型三极管Q4、电阻R3、NMOS管M9、电阻R4以及电阻R2a组成负反馈电路结构实现的箝位技术，取代运算放大器箝位技术产生高性能带隙基准参考电压。
2.根据权利要求1所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准电流源偏置电路(1)包括：PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、电阻R5以及电流源ISS，其中PMOS管M1的源极分别与PMOS管M3的源极、PMOS管M5的源极、PMOS管M7的源极以及外部电源VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M1的栅极分别与PMOS管M3的栅极、PMOS管M5的栅极、PMOS管M7的栅极、PMOS管M2的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M6的栅极、PMOS管M8的栅极以及电流源ISS的一端相连，电流源ISS的另一端与外部地线GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M5的漏极与PMOS管M6的源极相连，PMOS管M7的漏极与PMOS管M8的源极相连。
3.根据权利要求2所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准电流源偏置电路(1)中，PMOS管M1的栅极接PMOS管的漏极以及PMOS管的栅极接电阻R6的低电位端，从而降低外部电源VDD的电压；PMOS管M3与PMOS管M4、PMOS管M5与PMOS管M6、PMOS管M7与PMOS管M8分别构成共源共栅电流源结构并为所述带隙基准核心电路(2)提供偏置电流，进而提高带隙基准电路的电源抑制比。
4.根据权利要求1-3之一所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准核心电路(2)包括：NMOS管M9、NMOS管M10、NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5、电阻R1a、电阻R1b、电阻R2a、电阻R2b、电阻R3、电阻R4以及电容C1，其中NPN型三极管Q5的集电极与PMOS管M4的漏极相连，NPN型三极管Q5的发射极与电阻R2的一端相连，电阻R2的另一端与外部地线GND相连，电阻R4的一端分别与PMOS管M6的漏极、NMOS管M9的源极、NMOS管M10的漏极以及采用负反馈箝位技术的带隙基准电路的输出端VREF相连，电阻R4的另一端分别与NPN型三极管Q5的基极、电阻R2b的一端、电阻R2a的一端以及NPN型三极管Q4的基极相连，电阻R2b的另一端分别与NPN型三极管Q1的基极、电阻R1b的一端相连，电子R1b的另一端分别与NPN型三极管Q2的基极以及NPN型三极管Q1的集电极相连，NPN型三极管Q1的发射极与外部地线GND相连，电阻R2a的另一端分别与NPN型三极管Q2的集电极、NPN型三极管Q3的基极以及电容C1的一端相连，电容C1的另一端分别与PMOS管M8的漏极、NMOS管M9的栅极以及NPN型三极管Q4的集电极相连，NMOS管M9的漏极与外部电源VDD相连，NPN型三极管Q2的发射极与电阻R1a的一端相连，电阻R1a的另一端与外部地线GND相连，NPN型三极管Q4的发射极与电阻R3的一端相连，电阻R3的另一端与NPN型三极管Q3的集电极相连，NPN型三极管的发射极与外部地线GND相连，NMOS管M10的栅极与偏置电压Vb相连，NMOS管M10的源极与外部地线相连。
5.根据权利要求4所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述带隙基准核心电路(2)中NPN型三极管Q3、电阻R3、NPN型三极管Q4、NMOS管M9、电阻R4以及电阻R2a构成负反馈回路进而形成负反馈箝位技术，NPN型三极管Q2的发射极面积是NPN型三极管Q1的m倍，NPN型三极管Q1、NPN型三极管Q3、NPN型三极管Q4与NPN型三极管Q5完全一样，节点A的电压VA与节点B的电压VB有VA＝VB。
6.根据权利要求5所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，所述NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5的电流放大系数均远远大于1，则流过电阻R2a的电流IR2a与流过电阻R2b的电流IR2b有流过电阻R4的电流IR4为有式中，q为电子电荷量，k为波
尔兹曼常数，T为绝对温度，R1为电阻R1a与电阻R1b的阻值，m为NPN型三极管Q2的发射极面积与NPN型三极管Q1的发射极面积之比。
7.根据权利要求5所述的一种采用负反馈箝位技术的带隙基准电路，其特征在于，输出电压VREF为式中，VBE3为NPN型三极管Q3的基极-发射极电压，
R2为电阻R2a及电阻R2b的阻值，R4为电阻R4的阻值，R1为电阻R1a与电阻R1b的阻值，q为电子电荷量，k为波尔兹曼常数，T为绝对温度，m为NPN型三极管Q2的发射极面积与NPN型三极管Q1的发射极面积之比，其中VBE3具有负温度系数电压，具有正温度特性，通过在室温Tr处选择参数m、R1、R2、R4使得从而获得低温漂特性的带隙基准参考电压。

说明书全文

一种采用负反馈箝位技术的带隙基准电路

技术领域

[0001] 本发明属于微电子技术领域，具体涉及一种采用负反馈箝位技术的带隙基准电路。

背景技术

[0002] 带隙基准作为模数转换器、数模转换器、电源管理等集成电路的基础模块，其性能会影响整体电路性能。

[0003] 图1为一种传统的带隙基准电路结构，其基本思路是利用PNP型三极管Q3的发射极-基极电压具有负温度特性以及电阻R2上压降具有正温度特性来获得低温漂的参考电压。图1中，电阻R1以及电阻R2采用相同材料，PMOS管M1、PMOS管M2以及PMOS管M3具有相同的沟道宽长比，PNP型三极管Q2发射极面积是PNP型三极管Q1发射极面积的N倍，PNP型三极管Q1与PNP型三极管Q3具有相同的发射极面积，则带隙基准电路的输出电压VREF为其中，q是电子电荷量，k是玻尔兹曼常数，T是绝对温度，VEB1是PNP型三极管Q1的发射极-基极电压，R1是电阻R1的阻抗，R2是电阻R2的阻抗。通过优化电阻相关参数可在一定温度范围内获得具有零温度特性的参考电压VREF。

[0004] 图1所示传统带隙基准电路输出电压具有高温漂系数的问题，其工作电源电压为外部电源VDD，使得带隙基准的输出参考电压具有较低的电源抑制比，从而制约了带隙基准电路在高精度系统中的应用。

发明内容

[0005] 本发明旨在解决以上现有技术的问题。提出了一种高性能的带隙基准参考电压的采用负反馈箝位技术的带隙基准电路。本发明的技术方案如下：

[0006] 一种采用负反馈箝位技术的带隙基准电路，其包括：带隙基准电流源偏置电路及带隙基准核心电路，其中所述带隙基准电流源偏置电路的信号输出端与所述带隙基准核心电路的信号输入端相连接；所述带隙基准电流源偏置电路为所述带隙基准核心电路提供偏置电流信号，所述带隙基准核心电路通过采用由NPN型三极管Q3、NPN型三极管Q4、电阻R3、NMOS管M9、电阻R4以及电阻R2a组成负反馈电路结构实现的箝位技术，取代运算放大器箝位技术产生高性能带隙基准参考电压。

[0007] 进一步的，所述带隙基准电流源偏置电路包括：PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、电阻R5以及电流源ISS，其中PMOS管M1的源极分别与PMOS管M3的源极、PMOS管M5的源极、PMOS管M7的源极以及外部电源VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M1的栅极分别与PMOS管M3的栅极、PMOS管M5的栅极、PMOS管M7的栅极、PMOS管M2的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M6的栅极、PMOS管M8的栅极以及电流源ISS的一端相连，电流源ISS的另一端与外部地线GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M5的漏极与PMOS管M6的源极相连，PMOS管M7的漏极与PMOS管M8的源极相连。

[0008] 进一步的，所述带隙基准电流源偏置电路中，PMOS管M1的栅极接PMOS管的漏极以及PMOS管的栅极接电阻R6的低电位端，从而降低外部电源VDD的电压；PMOS管M3与PMOS管M4、PMOS管M5与PMOS管M6、PMOS管M7与PMOS管M8分别构成共源共栅电流源结构并为所述带隙基准核心电路提供偏置电流，进而提高带隙基准电路的电源抑制比。

[0009] 进一步的，所述带隙基准核心电路包括：NMOS管M9、NMOS管M10、NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5、电阻R1a、电阻R1b、电阻R2a、电阻R2b、电阻R3、电阻R4以及电容C1，其中NPN型三极管Q5的集电极与PMOS管M4的漏极相连，NPN型三极管Q5的发射极与电阻R2的一端相连，电阻R2的另一端与外部地线GND相连，电阻R4的一端分别与PMOS管M6的漏极、NMOS管M9的源极、NMOS管M10的漏极以及采用负反馈箝位技术的带隙基准电路的输出端VREF相连，电阻R4的另一端分别与NPN型三极管Q5的基极、电阻R2b的一端、电阻R2a的一端以及NPN型三极管Q4的基极相连，电阻R2b的另一端分别与NPN型三极管Q1的基极、电阻R1b的一端相连，电子R1b的另一端分别与NPN型三极管Q2的基极以及NPN型三极管Q1的集电极相连，NPN型三极管Q1的发射极与外部地线GND相连，电阻R2a的另一端分别与NPN型三极管Q2的集电极、NPN型三极管Q3的基极以及电容C1的一端相连，电容C1的另一端分别与PMOS管M8的漏极、NMOS管M9的栅极以及NPN型三极管Q4的集电极相连，NMOS管M9的漏极与外部电源VDD相连，NPN型三极管Q2的发射极与电阻R1a的一端相连，电阻R1a的另一端与外部地线GND相连，NPN型三极管Q4的发射极与电阻R3的一端相连，电阻R3的另一端与NPN型三极管Q3的集电极相连，NPN型三极管的发射极与外部地线GND相连，NMOS管M10的栅极与偏置电压Vb相连，NMOS管M10的源极与外部地线相连。

[0010] 进一步的，所述带隙基准核心电路中NPN型三极管Q3、电阻R3、NPN型三极管Q4、NMOS管M9、电阻R4以及电阻R2a构成负反馈回路进而形成负反馈箝位技术，NPN型三极管Q2的发射极面积是NPN型三极管Q1的m倍，NPN型三极管Q1、NPN型三极管Q3、NPN型三极管Q4与NPN型三极管Q5完全一样，节点A的电压VA与节点B的电压VB有VA＝VB。

[0011] 进一步的，所述NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5的电流放大系数均远远大于1，则流过电阻R2a的电流IR2a与流过电阻R2b的电流IR2b有流过电阻R4的电流IR4为有式中，q为电子电荷量，k为波尔兹曼常数，T为绝对温度，R1为电阻R1a与电阻R1b的阻值。

[0012] 进一步的，输出电压VREF为式中，VBE3为NPN型三极管Q3的基极-发射极电压，R2为电阻R2a及电阻R2b的阻值，R4为电阻R4的阻值，其中VBE3具有负温度系数电压，具有正温度特性，通过在室温Tr处选择参数m、R1、R2、R4使得从而获得低温漂特性的带隙基准参考电压。

[0013] 本发明的优点及有益效果如下：

[0014] 本发明通过提供一种采用负反馈箝位技术的带隙基准电路，带隙基准电流源偏置电路采用共源共栅结构为带隙基准核心电路提供偏置电流来提高带隙基准的电源抑制比，带隙基准核心电路采用负反馈箝位技术取代传统运算放大器箝位技术来产生正温度系数电流，正温度系数电流在电阻R2a以及电阻R4上产生正温度系数的压降分别与NPN型三极管Q3的基极-发射极电压加权，从而获得高性能的带隙基准参考电压。附图说明

[0015] 图1是本发明提供优选实施例的传统带隙基准电路原理图；

[0016] 图2为本发明提供优选实施例的一种采用负反馈箝位技术的带隙基准电路原理图；

[0017] 图3为本发明提供优选实施例的一种采用负反馈箝位技术的带隙基准电路输出电压的温度特性仿真图；

[0018] 图4为本发明提供优选实施例的一种采用负反馈箝位技术的带隙基准电路输出电压的电源抑制比特性仿真图。

具体实施方式

[0019] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。

[0020] 本发明解决上述技术问题的技术方案是：

[0021] 本申请实施例中带隙基准电流源偏置电路采用共源共栅结构为带隙基准核心电路提供偏置电流来提高带隙基准的电源抑制比，带隙基准核心电路采用负反馈箝位技术取代传统运算放大器箝位功能来实现正温度系数电流，并将正温度系数电流在电阻产生的压降与NPN型三极管的基极-发射极电压进行加权来获得高性能的带隙基准参考电压。

[0022] 为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。

[0023] 实施例

[0024] 一种采用负反馈箝位技术的带隙基准电路，如图2所示，包括带隙基准电流源偏置电路1、带隙基准核心电路2；

[0025] 其中，所述带隙基准电流源偏置电路1的信号输出端接所述带隙基准核心电路2的信号输入端；所述带隙基准电流源偏置电路1为所述带隙基准核心电路2提供偏置电流信号，所述带隙基准核心电路2通过采用负反馈箝位技术取代运算放大器箝位技术实现高性能带隙基准参考。

[0026] 作为一种优选的技术方案，如图2所示，所述带隙基准电流源偏置电路1包括：PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、电阻R5以及电流源ISS，其中PMOS管M1的源极分别与PMOS管M3的源极、PMOS管M5的源极、PMOS管M7的源极以及外部电源VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M1的栅极分别与PMOS管M3的栅极、PMOS管M5的栅极、PMOS管M7的栅极、PMOS管M2的漏极以及电阻R5的一端相连，电阻R5的另一端分别与PMOS管M2的栅极、PMOS管M4的栅极、PMOS管M6的栅极、PMOS管M8的栅极以及电流源ISS的一端相连，电流源ISS的另一端与外部地线GND相连，PMOS管M3的漏极与PMOS管M4的源极相连，PMOS管M5的漏极与PMOS管M6的源极相连，PMOS管M7的漏极与PMOS管M8的源极相连；

[0027] 所述带隙基准核心电路2包括：NMOS管M9、NMOS管M10、NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5、电阻R1a、电阻R1b、电阻R2a、电阻R2b、电阻R3、电阻R4以及电容C1，其中NPN型三极管Q5的集电极与PMOS管M4的漏极相连，NPN型三极管Q5的发射极与电阻R2的一端相连，电阻R2的另一端与外部地线GND相连，电阻R4的一端分别与PMOS管M6的漏极、NMOS管M9的源极、NMOS管M10的漏极以及采用负反馈箝位技术的带隙基准电路的输出端VREF相连，电阻R4的另一端分别与NPN型三极管Q5的基极、电阻R2b的一端、电阻R2a的一端以及NPN型三极管Q4的基极相连，电阻R2b的另一端分别与NPN型三极管Q1的基极、电阻R1b的一端相连，电子R1b的另一端分别与NPN型三极管Q2的基极以及NPN型三极管Q1的集电极相连，NPN型三极管Q1的发射极与外部地线GND相连，电阻R2a的另一端分别与NPN型三极管Q2的集电极、NPN型三极管Q3的基极以及电容C1的一端相连，电容C1的另一端分别与PMOS管M8的漏极、NMOS管M9的栅极以及NPN型三极管Q4的集电极相连，NMOS管M9的漏极与外部电源VDD相连，NPN型三极管Q2的发射极与电阻R1a的一端相连，电阻R1a的另一端与外部地线GND相连，NPN型三极管Q4的发射极与电阻R3的一端相连，电阻R3的另一端与NPN型三极管Q3的集电极相连，NPN型三极管的发射极与外部地线GND相连，NMOS管M10的栅极与偏置电压Vb相连，NMOS管M10的源极与外部地线相连。

[0028] 所述带隙基准电流源偏置电路1中，PMOS管M1的栅极接PMOS管的漏极以及PMOS管的栅极接电阻R6的低电位端，从而降低外部电源VDD的电压；PMOS管M3与PMOS管M4构成共源共栅结构，PMOS管M5与PMOS管M6构成共源共栅结构，PMOS管M7与PMOS管M8构成共源共栅结构，提高带隙基准电路的电源抑制比。

[0029] 所述带隙基准核心电路2中，NPN型三极管Q3、电阻R3、NPN型三极管Q4、NMOS管M9、电阻R4以及电阻R2a构成负反馈回路进而形成负反馈箝位技术，NPN型三极管Q2的发射极面积是NPN型三极管Q1的m倍，NPN型三极管Q1、NPN型三极管Q3、NPN型三极管Q4与NPN型三极管Q5完全一样，则节点A的电压VA与节点B的电压VB有VA＝VB；电阻R2a与电阻R2b完全一样，电阻R1a与电阻R1b完全一样，NPN型三极管Q1、NPN型三极管Q2、NPN型三极管Q3、NPN型三极管Q4、NPN型三极管Q5的电流放大系数均远远大于1，因而NPN型三极管的集电极电流约等于其发射极电流，则流过电阻R2a的电流IR2a、流过电阻R2b的电流IR2b及流过电阻R4的电流IR4有[0030]

[0031]

[0032] 式中，q为电子电荷量，k为波尔兹曼常数，T为绝对温度，R1为电阻R1a与电阻R1b的阻值；根据式(1)与式(2)可知，采用负反馈箝位技术的带隙基准电路的输出电压VREF为[0033]

[0034] 式中，VBE3为NPN型三极管Q3的基极-发射极电压，R2为电阻R2a及电阻R2b的阻值，R4为电阻R4的阻值。

[0035] 由式(3)可知，采用负反馈箝位技术的带隙基准电路的输出电压VREF包含VBE3以及等因子，其中因子VBE3具有负温度系数电压，因子具有正温度特性，通过合理选择参数m、R1、R2以及R4，能获得低温特性的带隙基准参考电压。

[0036] 图3为本发明的采用负反馈箝位技术的带隙基准电路的输出电压VREF的温度特性仿真曲线，其中横坐标为温度T，纵坐标为带隙基准电路的输出电压。仿真结果显示，在-40℃～125℃的温度范围内，采用负反馈箝位技术的带隙基准电路的输出电压VREF的温度系数仅为7.47ppm/℃。

[0037] 图4为本发明的采用负反馈箝位技术的带隙基准电路的输出电压VREF的电源抑制比(Power Supply Rejection Ratio，PSRR)仿真曲线，其中横坐标为频率f，纵坐标为带隙基准电路输出电压的PSRR。仿真结果表明，本发明的采用负反馈箝位技术的带隙基准电路的输出电压在1kHz、10kHz、100kHz分别获得-91.1dB、-84.1dB和-64.8dB的PSRR。

[0038] 本申请的上述实施例中，一种采用负反馈箝位技术的带隙基准电路，包括带隙基准电流源偏置电路以及带隙基准核心电路。本申请实施例采用共源共栅电流源结构为带隙基准核心电路提供电流源，提高带隙基准电路的PSRR，并通过采用负反馈箝位技术取代运算放大器箝位技术实现高性能带隙基准参考。

[0039] 以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

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