정전기 보호회로
专利汇可以提供정전기 보호회로专利检索，专利查询，专利分析的服务。并且PURPOSE: An ESD(electrostatic discharge) protection circuit is provided to prevent a damage due to over-current generated at edge of drain by increasing area of edge portion of drain. CONSTITUTION: An isolation oxide(12) and a gate oxide(14) are sequentially formed on a semiconductor substrate(10). A trench(20) is formed by etching the exposed substrate(10) of an active region defined by the isolation oxide(12). By ion-implanting to the trench(20), a heavily doped implanted region(16) is formed, and then a doped polysilicon layer(18) is deposited at inner walls of the trench(20). Since source and drain regions are formed by trench(20) and deposited polysilicon layer(18), the area of drain edge is increased.，下面是정전기 보호회로专利的具体信息内容。
정전기 보호 회로
본 발명은 반도체 소자의 정전기 보호 회로에 대한 것이다.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후, 칩으로 절단되어 패키징 상태로 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 장비나 인체에 의해 발생되는 정전기 방전(ElectroStatic Discharge; 이하 ESD라 한다)이 인가되면 순간 전압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.
이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 등으로 인한 것이다.
이를 해결하기 위해, 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬수 있는 정전기 방지용 회로를 사용하여 정전기 방전으로 인한 반도체 소자의 손상을 방지하고 있다.
종래의 ESD 보호 소자는 입력패드와 내부회로의 사이에서 ESD 인가시 대부분의 전류를 소모하는 필드 트랜지스터와, 내부회로의 게이트 산화막을 보호하기 위한 게이트-그라운드 NMOS 트랜지스터와, 상기 NMOS 트랜지스터로의 과도한 전류 유입을 방지하는 저항을 구비하는 회로 구성을 가지는데, 상기 ESD 보호용 필드 트랜지스터는 P웰을 구비하는 반도체 기판상에 형성되어있는 필드 산화막의 일측 및 타측 반도체기판에 필드 트랜지스터의 소오스/드레인영역이 되는 n + 확산영역이 형성되어있으며, 상기 일측의 n + 확산영역은 입력핀과 연결되고, 타측 n + 확산영역은 Vss와 연결되어있다. 이러한 ESD 보호소자는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 부분이 주로 손상되는데, 이는 드레인 부분이 입력핀과 직접 연결되어있기 때문이다.
상기 ESD 소자의 동작은 필드 트랜지스터의 바이폴라 동작으로 설명할 수 있다.
먼저, 입력패드에 고전압이 인가되면, 저항과 연결되어있는 게이트 그라운드 트랜지스터의 드레인에서 아발란체 항복이 시작된다. 이는 상기 필드 트랜지스터가 일반적으로 급격하게 각지는 부분이 없도록 레이아웃이 설계되어 접합 파괴 전압이 높게 설계되어있기 때문이다. 상기 접합 파괴 후에 전류가 필드 트랜지스터의 접합으로 어느 정도 흐르면 저항에서 전압 차가 생기게 되고, 접합 파괴 전압과 저항에서의 전압 차를 합한 전압이 필드 트랜지스터의 접합 파괴 전압과 비슷해지면 전류가 필드 트랜지스터의 접합으로 흐르게되고, 접합 파괴에 의해 웰로 들어온 전류는 그라운드로 빠지게되는데, 웰에 들어온 전류가 커지면 웰의 자체 저항이 크기 때문에 웰 저항에 의한 전압 차로 인하여 필드 트랜지스터 주위의 웰 전압이 상승한다. 여기서 상기 필드 트랜지스터의 소오스가 바이폴라 트랜지스터의 에미터가 되고, 웰이 베이스, 드레인이 콜랙터가 되어 바이폴라 동작을 시작한다. 이는 바이폴라 트랜지스터의 베이스 전압이 상승하여 에미터-베이스 접합이 순방향이 되기 때문이다. 통상 ESD 보호회로에서는 접합(junction)에 메탈콘택(metal contact)을 뚫어서 패드(pad)와 연결시키고 있다.
ESD 보호 트랜지스터로 일반 게이트 산화막 트랜지스터(thick gate oxide tr.)를 사용하는 경우에, 접합 브레이크다운 전압에 도달해야 상기 게이트 산화막 트랜지스터의 바이폴라 동작이 시작된다. 일반적으로 패드와 연결되어 있는 드레인의 모서리 부분에서 브레이크다운 전압이 낮기 때문에 상기 모서리 부분으로 전류가 몰린다. 그런데, 모서리 부분은 면적이 작기 때문에 열이 많이 발생하는 등 과전류로 인한 소자 손상이 유발된다.
본 발명의 목적은 게이트 산화막 트랜지스터의 바이폴라 동작을 강화시키기 위하여 드레인의 모서리 부분 면적을 증대시키는 데 있다.
도 1a 내지 도 1c는 본 발명에 따른 정전기 보호 회로의 제조방법을 도시하는 단면도들이다.
상기 목적을 달성하기 위해 본 발명은 게이트 산화막 트랜지스터의 소오스/드레인 부위를 트랜치형으로 형성하여 드레인의 모서리 부분 면적을 증대시킨다. 이로써, 모서리 부분의 전류 밀도가 줄어들어, 과전류로 인한 소자의 손상을 막을 수 있다.
ESD 재핑시에 많은 전류가 특정 핀으로 주입되는데, 이때 ESD 보호 트랜지스트인 게이트 산화막 트랜지스가 동작하여 이 전류를 빼주게 된다. 게이트 산화막 트랜지스트는 브레이크 다운시에 바이폴라 동작으로 전류를 흐르게 한다. 그런데, 그, 전류량이 순간적으로 상당히 커, 접합이 감당할 수 없는 경우에는 ESD 페일이 발생되는데 이는 전류가 드레인 부위의 좁은 모서리로 몰리기 때문이다.
본 발명에서는 트랜치 구조를 사용하여 소오스/드레인의 모서리 부분 면적을 증가시킨다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1a 내지 도 1c는 본 발명에 따른 일 실시예를 도시한다.
먼저, 기판(10)상에 소자분리 산화막(12)과 게이트 산화막(14)을 형성한다.(도 1a)
이어서, 게이트 산화막 트랜지스터의 소오스/드레인 영역을 트랜치 공정으로 식각하여 트랜치(20)를 형성한다. 이어서, 상기 트랜치(20) 내부에 N+이온주입을 하여 소오스/드레인을 위한 고농도 이온 주입영역(16)을 형성한다.(도 1b) 그런데, 이온주입공정의 특성상, 트랜치의 측벽을 도핑하기는 어렵다. 따라서, 이온주입 후, 도핑된 폴리실리콘막(18)을 상기 트랜치(20) 내벽에 증착하여 트랜치의 측벽에도 N형 도핑이 이루어지도록 한다.(도 1c) 이로써, 소오스/드레인의 모서리 부분 면적이 상당히 넓어진다.
따라서, ESD 재핑시에 모서리 부분에 전류가 몰려서 과전류가 발생되는 현상등을 방지할 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
그외의 정전기 보호기능은 종래의 것과 동일하다.
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