技术领域
[0001] 本
发明属于集成电路静电放电保护技术领域，是
电压敏感的静电放电箝位电路结构，涉及一种静电放电箝位电路。
背景技术
[0002] 静电放电(ESD)是集成电路的重要可靠性问题。ESD是指带电体积累了电荷之后，
接触到集成电路并产生电荷转移，形成放电过程，对集成电路造成损伤。ESD箝位电路是用于集成电路电源线和地线之间的ESD保护，一种传统的电压敏感ESD箝位电路由电压检测器、
反相器和箝位MOSFET组成，如图1所示。电压检测器由
电阻和
二极管串
串联构成，当ESD发生时，电源线上的电压升高，当该电压超过电压检测器的
阈值时，电压检测器产生控制
信号，使得箝位MOSFET开启进行放电。箝位MOSFET具有比较大的尺寸，当其开启时可以流过较大的
电流，从而泄放ESD电荷。
[0003] 然而，这种传统箝位电路的一个缺点是需要在开启电压和静态漏电之间折中。通常电压检测器中设置的二极管数目较多，以减小静态漏电，但是导致开启电压随之升高，这是不期望的。
发明内容
[0004] 本发明的目的是提供一种静电放电箝位电路，解决了
现有技术中存在的开启电压较大的问题。
[0005] 本发明所采用的技术方案是，一种静电放电箝位电路，由RC网络、延迟单元、电压检测器、共源
放大器、反相器和箝位晶体管级联而成，
[0006] 其中，RC网络由电容C1和电阻R1串联而成，用于检测电源线VDD上的上电速度，并输出RC检测电压VRC；
[0007] 延迟单元由PMOS晶体管Mp1和NMOS晶体管Mn1串联而成，用于产生延迟信号VDelay并将其输出至电压检测器；
[0008] 电压检测器由PMOS晶体管Mp2、二极管串DS1和电阻R2依次串联而成，用于产生电压检测信号VRD并将其输入给共源放大器；
[0009] 共源放大器由电阻R3和NMOS晶体管Mn2串联而成，用于加强电压检测信号VRD，产生放大信号VAmp并将其输入给反相器；
[0010] 反相器由PMOS晶体管Mp3和NMOS晶体管Mn3串联而成，产生驱动电压VG并将其输入给箝位晶体管；
[0011] 箝位晶体管采用NMOS晶体管Mn4，用于在静电放电时开启，以泄放静电放电电荷；
[0012] 上述RC网络、延迟单元、电压检测器、共源放大器、反相器和箝位晶体管的前端均与VDD
导线连接，RC网络、延迟单元、电压检测器、共源放大器、反相器和箝位晶体管的末端均与GND端连接。
[0013] 本发明的静电放电箝位电路，其特征还在于：
[0014] 所述的RC时常数设置为10ns。
[0015] 所述的PMOS晶体管Mp1的宽长比设置为NMOS晶体管Mn1的宽长比的500倍以上。
[0016] 各个元器件的连接关系是，电阻R1的一端与地信号GND相连，另一端与电容C1的下极板相连，电容C1的上极板与电源线VDD相连；NMOS晶体管Mn1的栅极与RC网络的检测信号VRC相连，源极与地信号GND相连，漏极与PMOS晶体管Mp1的漏极相连；PMOS晶体管Mp1的漏极与NMOS晶体管Mn1的漏极相连，PMOS晶体管Mp1的栅极和源极与电源线VDD相连；PMOS晶体管Mp2的栅极与延迟信号VDelay相连，源极与电源线VDD相连，漏极与二极管串DS1的
阳极相连；二极管串DS1的阳极与PMOS晶体管Mp2的漏极相连，
阴极与电阻R2的一端相连，电阻R2的另一端与地信号GND相连；NMOS晶体管Mn2的栅极与电压检测信号VRD相连，源极与地信号GND相连，漏极与电阻R3的一端相连，电阻R3的另一端与电源线VDD相连；NMOS晶体管Mn3的栅极与放大信号VAmp相连，源极与地信号GND相连，漏极与PMOS晶体管Mp3的漏极相连；PMOS晶体管Mp3的栅极与放大信号VAmp相连，源极与电源线VDD相连，漏极与NMOS晶体管Mp3的漏极相连；
NMOS晶体管Mn4的栅极与驱动电压VG相连，源极与地信号GND相连，漏极与电源线VDD相连。
[0017] 所述的二极管串DS0和二极管串DS1中均包含3个二极管。
[0018] 本发明的有益效果是，ESD事件下的开启电压较小，或者在同样的开启电压之下，静态漏电较小。
附图说明
[0019] 图1是传统电压敏感的ESD箝位电路图；
[0020] 图2是本发明的电压敏感的ESD箝位电路图；
[0021] 图3是本发明电路在芯片正常上电仿真下的电压
波形图；
[0022] 图4是本发明电路在芯片正常上电仿真下的电流波形图；
[0023] 图5是本发明电路在ESD事件仿真下的电压波形图；
[0024] 图6是本发明电路在快速上电事件仿真下的电压波形图。
具体实施方式
[0025] 下面结合附图和具体实施方式对本发明进行详细说明。
[0026] 参照图1，现有技术的电路结构由电压检测器、反相器和箝位晶体管级联而成，其中，电压检测器由电阻R00、二极管串DS0串联而成；反相器由PMOS晶体管Mp0和电阻R01串联而成；箝位晶体管采用NMOS晶体管Mn0。
[0027] 可见，现有技术的电路结构简单，存在的不足如前文背景技术所述。
[0028] 参照图2，本发明的电路结构是，由RC网络、延迟单元、电压检测器、共源放大器、反相器和箝位晶体管级联而成，
[0029] 其中，RC网络由电容C1和电阻R1串联而成，用于检测电源线VDD上的上电速度，并输出RC检测电压VRC；RC时常数设置为10ns；
[0030] 延迟单元由PMOS晶体管Mp1和NMOS晶体管Mn1串联而成，用于产生延迟信号VDelay并将其输出至电压检测器；其中PMOS晶体管Mp1的宽长比设置为NMOS晶体管Mn1的宽长比的500倍以上；
[0031] 电压检测器由PMOS晶体管Mp2、二极管串DS1和电阻R2依次串联而成，用于产生电压检测信号VRD并将其输入给共源放大器；
[0032] 共源放大器由电阻R3和NMOS晶体管Mn2串联而成，用于加强电压检测信号VRD，产生放大信号VAmp并将其输入给反相器；
[0033] 反相器由PMOS晶体管Mp3和NMOS晶体管Mn3串联而成，产生驱动电压VG并将其输入给箝位晶体管；
[0034] 箝位晶体管采用NMOS晶体管Mn4，用于在静电放电时开启，以泄放静电放电电荷；
[0035] 上述RC网络、延迟单元、电压检测器、共源放大器、反相器和箝位晶体管的前端均与VDD导线连接，RC网络、延迟单元、电压检测器、共源放大器、反相器和箝位晶体管的末端均与GND端连接。
[0036] 本发明电路结构中的具体元器件连接关系是，电阻R1的一端与地信号GND相连，另一端与电容C1的下极板相连，电容C1的上极板与电源线VDD相连；NMOS晶体管Mn1的栅极与RC网络的检测信号VRC相连，源极与地信号GND相连，漏极与PMOS晶体管Mp1的漏极相连；PMOS晶体管Mp1的漏极与NMOS晶体管Mn1的漏极相连，PMOS晶体管Mp1的栅极和源极与电源线VDD相连；PMOS晶体管Mp2的栅极与延迟信号VDelay相连，源极与电源线VDD相连，漏极与二极管串DS1的阳极相连；二极管串DS1的阳极与PMOS晶体管Mp2的漏极相连，阴极与电阻R2的一端相连，电阻R2的另一端与地信号GND相连；NMOS晶体管Mn2的栅极与电压检测信号VRD相连，源极与地信号GND相连，漏极与电阻R3的一端相连，电阻R3的另一端与电源线VDD相连；NMOS晶体管Mn3的栅极与放大信号VAmp相连，源极与地信号GND相连，漏极与PMOS晶体管Mp3的漏极相连；PMOS晶体管Mp3的栅极与放大信号VAmp相连，源极与电源线VDD相连，漏极与NMOS晶体管Mp3的漏极相连；NMOS晶体管Mn4的栅极与驱动电压VG相连，源极与地信号GND相连，漏极与电源线VDD相连。
[0037] 以下本发明电路结构均以0.18微米、1.8V的互补金属
氧化物
半导体工艺为例进行说明，其中提及的二极管串DS0和二极管串DS1中均包含3个二极管。
[0038] 本发明电路结构的工作原理如下：
[0039] 一、正常上电时，电源线VDD在较长时间(通常1微秒至1毫秒)内从0上升至工作电压(本发明中以1.8V为例)，由于上电速度较慢，RC网络不产生响应，VRC保持低电位，因此NMOS晶体管Mn1处于关断状态；又因为PMOS晶体管Mp1的栅极和源极都接VDD，因此PMOS晶体管Mp1也处于关断状态，那么VDelay的值由PMOS晶体管Mp1和NMOS晶体管Mn1的等效电阻确定。如前所述，PMOS晶体管Mp1的宽长比远大于NMOS晶体管Mn1的宽长比，因此VDelay的值约为工作电压1.8V。那么PMOS晶体管Mp2是关断的，这也意味着电压检测器支路的是关断的，VRD被电阻R2下拉为0，NMOS晶体管Mn2关断，那么VAmp为高电平，VG为0。因此，箝位晶体管Mn4关断，整个电路处于关闭状态。
[0040] 二、当ESD事件发生时，由于上电速度很快，RC网络产生响应，VRC为高电平，那么NMOS晶体管Mn1导通。由于PMOS晶体管Mp1的栅极与源极均接VDD，因此该晶体管处于常关状态，那么VDelay被下拉为0，PMOS晶体管Mp2开启。此时，VDD上的电压(一般可在5V以上)远高于二极管串DS1的阈值电压(约2V)，那么整个电压检测器导通，VRD可以达到约2V，那么NMOS晶体管Mn2开启，VAmp为低电平，VG为高电平，箝位晶体管Mn4开启泄放ESD电流。
[0041] 通常由于ESD事件对放电时间的要求，RC时常数至少设置为100ns，这需要占用较大的版图面积。然而，本发明结构中，通过一个延迟单元来实现延迟功能，减小了RC时常数(10ns即可)。这是因为在ESD情况下，VDelay首先被短暂开启的NMOS晶体管Mn1下拉为0，之后虽然NMOS晶体管Mn1关断，但是PMOS晶体管Mp1也是关断的，仅由于PMOS晶体管Mp1的宽长比远大于NMOS晶体管Mn1宽长比，通过PMOS晶体管Mp1关断态的
漏电流对VDelay
节点进行充电使其上升，因此该上升速度很慢，通常在几十微秒以上，远远超过ESD放电需要的开启时间(1微秒以下)，因此本发明的电路实现了减小RC时常数的目的。
[0042] 三、当出现一些特殊的快速上电的事件时，电源线VDD会在很短的时间内从0上升至工作电压(1.8V)。此时与ESD情况类似，RC网络产生响应，VDelay为低电平，Mp2导通。此时，电源线VDD电压与二极管串DS1的阈值电压大致相等，因此导通程度很弱，VRD电压很低，不能够使得NMOS晶体管Mn2导通，则VG为0，箝位晶体管Mn4关断，不会出现误触发的情况。
[0043] 本发明结构的效果可通过以下仿真进一步说明：
[0044] 仿真1，
电源电压VDD为1毫秒内，从0上升到1.8V的状态下，对本发明在芯片正常上电情况下的工作状态进行仿真，仿真结果是节点电压和支路电流。节点电压如图3所示。由图可见，VDelay为高电平，与VDD保持一致，则晶体管Mp2关断，电阻R2上分压为0，即VRD为0，VG也为0，箝位晶体管Mn4关断。
[0045] 此时，VMD约为1.2V，即二极管串DS1上的分压为1.2V。与之相比，在同样工作条件下，传统结构电路(图1所示)的二极管串DS0上的分压为1.8V。这两条支路的静态漏电分别为77pA和175nA，如图4所示。这说明本发明电路可以有效减小电路功耗。传统结构电路可以通过增加二极管串中二极管的数量来减小漏电，但是这会导致电路的开启电压增高，对ESD保护是不利的。
[0046] 仿真2，电源电压VDD为10ns内，从0上升到5V并持续100ns，对本发明在ESD情况下的状态进行仿真，仿真结果是节点电压如图5所示。由图可见，VRC在10ns内跟随VDD上升，最高值为3.2V，这说明晶体管NMOS晶体管Mn1开启。VDelay为低，10ns以内低于1V，10ns以后，随着VRC逐渐降低和PMOS晶体管Mp1的充电作用，VDelay逐渐上升，在100ns时上升至2.3V。因此，在整个放电过程中VDelay都远小于VDD(5V)，那么Mp2始终保持开启状态，其源极-漏极电压很小，相当于短接，电压检测器相当于只由二极管串DS1和电阻R2组成。此时，由于VDD电压远大于二极管串DS1的阈值电压，电压检测器充分导通，电阻R2上的电压降较大，约为2.4V。这使得NMOS晶体管Mn2开启，VAmp为0，VG为高电平5V，Mn4开启放电。
[0047] 仿真3，电源电压VDD为10ns内，从0上升到1.8V的状态下，对本发明在快速上电情况下的状态进行仿真，仿真结果是节点电压如图6所示。此时，由于上电速度很快，RC网络产生响应，晶体管Mp2开启，电压检测器相当于只由二极管串DS1和电阻R2组成。尽管VDD电压仅上升至1.8V，并未明显超过二极管串DS1的阈值电压。然而，由于耦合作用，VRD仍然会出现一个上升的小波峰，由图可见，VRD在5ns时出现上升的趋势，但是最高只上升到0.4V，并不足以开启NMOS晶体管Mn2，也就不会导致VG的上升，即不会出现电路误触发的情况。
[0048] 本发明的主要创新点在于前述的RC网络+延迟单元的结构，该结构可以产生一个很大的延迟，但是不需要很大的RC时常数，即可以减小版图面积。这种结构依靠Mn1和Mp1的静态漏电不同来实现延迟，这种思路以前也有，但是电路结构不一样。且这种单元直接应用于ESD保护的时候会有延迟不精确、导致误触发等问题，而在本发明结构中与所述的电压检测器配合起来就不会有这些问题。电压检测器增加了一个Mp2从而减小漏电，类似的电路已经有，但是Mp2的栅极电压(VDelay)的控制方式是不同的，比如可以简单用一个大的RC网络，但是需要大的版图面积。本发明的电路通过与前面RC+延迟单元配合起来，可减小版图面积。
