1.一种ESD和/或EOS防护器件，其特征在于，是衬底辅助触发与电压钳位的，包括嵌入式MOS、SCR、齐纳二极管结构和金属线，具体主要包括P衬底(100)、P阱(101)、第一N阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(108)、第五N+注入区(109)、第二P+注入区(110)、第六N+注入区(111)、第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)；
其中，在P衬底(100)上表面区域的从左至右依次设有第一N阱(102)、P阱(101)、第二N阱(103)，P阱(101)的左侧边缘与第一N阱(102)的右侧边缘相连，P阱(101)的右侧边缘与第二N阱(103)的左侧边缘相连；
沿长度方向，在第一N阱(102)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；
第二N+注入区(106)横跨在第一N阱(102)与P阱(101)之间的表面区域，第二N+注入区(106)与第一P+注入区(105)之间设有安全间距，第五N+注入区(109)横跨在P阱(101)与第二N阱(103)之间的表面区域，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
在第二N+注入区(106)与第五N+注入区(109)之间的P阱(101)的表面区域，设有第三P+注入区(112)、第三N+注入区(107)、第五P+注入区(114)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)、第四P+注入区(113)、第四N+注入区(108)和第六P+注入区(115)；
在第二N+注入区(106)与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)之间的表面区域，第五P+注入区(114)、第三N+注入区(107)和第三P+注入区(112)均沿宽度方向对齐排列，第三N+注入区(107)的左侧与第二N+注入区(106)的右侧边缘相连，第五P+注入区(114)和第三P+注入区(112)均与第二N+注入区(106)的右侧之间设有安全间距，第五P+注入区(114)、第三N+注入区(107)、第三P+注入区(112)的右侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的左侧边缘相连；
在多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第五N+注入区(109)之间的表面区域，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)均沿宽度方向对齐排列，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)的左侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的右侧边缘相连，第四N+注入区(108)的右侧边缘与第五N+注入区(109)的左侧边缘相连，第六P+注入区(115)、第四P+注入区(113)均与第五N+注入区(109)的左侧之间设有安全间距；
在第二N阱(103)的表面区域从左至右依次设有第二P+注入区(110)、第六N+注入区(111)，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第三P+注入区(112)与第三金属1(203)相连，第四P+注入区(113)与第四金属1(204)相连，第二P+注入区(110)与第五金属1(205)相连，第六N+注入区(111)与第六金属1(206)相连，第五P+注入区(114)与第七金属1(207)相连，第六P+注入区(115)与第八金属1(208)相连，多晶硅栅(116)与第九金属1(209)、第十金属1(210)相连；
第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第七金属1(207)、第八金属1(208)、第十金属1(210)均与第二金属2(212)相连，第三金属1(203)、第四金属1(204)、第九金属1(209)均与第三金属2(213)相连，第五金属1(205)、第六金属1(206)均与第四金属2(214)相连；
从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第四金属
2(214)引出第二电极(302)，用作防护电路的第二电学应力端。
2.根据权利要求1所述的一种的ESD和/或EOS防护器件，其特征在于，第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第五P+注入区(114)、第三P+注入区(112)和第六N+注入区(111)、第二P+注入区(110)、第五N+注入区(109)、第四N+注入区(108)、第六P+注入区(115)、第四P+注入区(113)呈以多晶硅栅(116)以及其覆盖的薄栅氧化层(117)为中心的全对称版图与电路结构，当在电路的第一电极(301)与第二电极(302)之间，无论施加正向与反向的电学应力，电路内部在正向电学应力作用下的内部电学特性与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
3.根据权利要求1所述的一种ESD和/或EOS防护器件，其特征在于，当第一电极(301)接高电位，第二电极(302)接地时，由第三N+注入区(107)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第四N+注入区(108)构成正向辅助触发的MOS，可降低电路的触发电压，通过调节正向MOS辅助触发结构的宽度，改善电路内部电流导通均匀性，削弱电流热集聚效应，增强电路的ESD鲁棒性。
4.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：由第三N+注入区(107)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第四N+注入区(108)构成正向辅助触发的MOS，其多晶硅栅通过金属线连接到第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)，当电路受到电应力作用时，衬底漏电流可通过衬底电阻给辅助触发MOS的多晶硅栅提供弱电位，促进电路快速开启。
5.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：通过调节第五N+注入区(109)与第二P+注入区(110)之间的间距，和第一P+注入区(105)与第二N+注入区(106)之间的间距，分别形成第一齐纳二级管(Z1)和第二齐纳二极管(Z2)，在电路导通时，Z1和Z2均具有电压钳位作用，减小电压回滞幅度，增强电路的抗闩锁能力。
6.如权利要求1所述的一种ESD和/或EOS防护器件，其特征在于：应用电路单元可沿宽度方向堆叠，增强电路抗ESD/EOS鲁棒性。
7.一种ESD/EOS防护方法，其特征在于，是衬底辅助触发与电压钳位的，首先，通过在电路中嵌入MOS，辅助触发SCR，降低器件的触发电压；其次，通过在SCR路径中嵌入齐纳二极管，利用齐纳二极管的电压钳位作用，将电路的维持电压箝制在较高的电位，避免闩锁问题；再次，通过将MOS栅极与衬底电阻相连，衬底漏电流可通过衬底电阻给MOS的多晶硅栅提供弱电位，促进器件快速开启；最后，通过设计结构对称的应用电路，实现在正向与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
8.根据权利要求7所述的一种ESD/EOS防护方法，其特征在于，制备如下结构的器件，并将所得器件用于防护；
所述器件包括：P衬底(100)、P阱(101)、第一N阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(108)、第五N+注入区(109)、第二P+注入区(110)、第六N+注入区(111)、第三P+注入区(112)、第四P+注入区(113)、第五P+注入区(114)、第六P+注入区(115)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)；
其中，在P衬底(100)上表面区域的从左至右依次设有第一N阱(102)、P阱(101)、第二N阱(103)，P阱(101)的左侧边缘与第一N阱(102)的右侧边缘相连，P阱(101)的右侧边缘与第二N阱(103)的左侧边缘相连；
沿长度方向，在第一N阱(102)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；
第二N+注入区(106)横跨在第一N阱(102)与P阱(101)之间的表面区域，第二N+注入区(106)与第一P+注入区(105)之间设有安全间距，第五N+注入区(109)横跨在P阱(101)与第二N阱(103)之间的表面区域，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
在第二N+注入区(106)与第五N+注入区(109)之间的P阱(101)的表面区域，设有第三P+注入区(112)、第三N+注入区(107)、第五P+注入区(114)、多晶硅栅(116)以及其覆盖的薄栅氧化层(117)、第四P+注入区(113)、第四N+注入区(108)和第六P+注入区(115)；
在第二N+注入区(106)与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)之间的表面区域，第五P+注入区(114)、第三N+注入区(107)和第三P+注入区(112)均沿宽度方向对齐排列，第三N+注入区(107)的左侧与第二N+注入区(106)的右侧边缘相连，第五P+注入区(114)和第三P+注入区(112)均与第二N+注入区(106)的右侧之间设有安全间距，第五P+注入区(114)、第三N+注入区(107)、第三P+注入区(112)的右侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的左侧边缘相连；
在多晶硅栅(116)以及其覆盖的薄栅氧化层(117)和第五N+注入区(109)之间的表面区域，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)均沿宽度方向对齐排列，第六P+注入区(115)、第四N+注入区(108)、第四P+注入区(113)的左侧边缘均与多晶硅栅(116)以及其覆盖的薄栅氧化层(117)的右侧边缘相连，第四N+注入区(108)的右侧边缘与第五N+注入区(109)的左侧边缘相连，第六P+注入区(115)、第四P+注入区(113)均与第五N+注入区(109)的左侧之间设有安全间距；
在第二N阱(103)的表面区域从左至右依次设有第二P+注入区(110)、第六N+注入区(111)，第五N+注入区(109)与第二P+注入区(110)之间设有安全间距；
所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第三P+注入区(112)与第三金属1(203)相连，第四P+注入区(113)与第四金属1(204)相连，第二P+注入区(110)与第五金属1(205)相连，第六N+注入区(111)与第六金属1(206)相连，第五P+注入区(114)与第七金属1(207)相连，第六P+注入区(115)与第八金属1(208)相连，多晶硅栅(116)与第九金属1(209)、第十金属1(210)相连；
第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第七金属1(207)、第八金属1(208)、第十金属1(210)均与第二金属2(212)相连，第三金属1(203)、第四金属1(204)、第九金属1(209)均与第三金属2(213)相连，第五金属1(205)、第六金属1(206)均与第四金属2(214)相连；
从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第四金属
2(214)引出第二电极(302)，用作防护电路的第二电学应力端。
9.权利要求1～6任一所述的一种ESD和/或EOS防护器件在静电放电和静电过应力防护中的应用。
10.含有权利要求1～6任一所述的一种ESD和/或EOS防护器件的集成电路。