반도체소자의정전기보호소자
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반도체소자의 정전기 보호소자
본 발명은 반도체소자의 정전기 보호소자에 관한 것으로서, 특히 입력패드 보호 트랜지스터(input pad protection transistor)로 사용되는 필드 트랜지스터의 정전기 방전(electrostatic discharge; 이하 ESD라 칭함) 시 트랜지스터의 전류 통로를 증가시켜 과전류-과전압에 의한 소자의 불량 발생을 보호하여 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 정전기 보호소자에 관한 것이다.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩별로 절단되어 패키징된 후, 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 장비나 인체에 의해 발생되는 ESD가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.
반도체소자가 고집적화 되어 갈수록 상기와 같은 ESD에 대한 소자의 파괴를 방지하기 위한 대항방법이 설계 상으로 많은 제약을 받게된다.
종래 ESD 보호 소자는 통상적으로 입력패드(IP)와 내부회로(IC)의 사이에서 ESD 재핑시 대부분의 전류를 소모하는 필드 트랜지스터(Tf)와, 내부회로의 게이트산화막을 보호하기 위한 게이트-그라운드 NMOS 트랜지스터(Tn)와, 상기 NMOS 트랜지스터(Tn)로의 과도한 전류 유입을 방지하는 저항(R)을 구비하는 회로 구성을 가진다.
상기 ESD 보호용 필드 트랜지스터(T1)는 도 1 및 도 2에 도시되어있는 바와 같이, 직사각 형상의 P웰(12)을 구비하는 반도체기판(10)상에 필드산화막(14)이 형성되어있고, 상기 P웰(12)의 중심 부분에는 세로 방향으로 연장된 직사각 형상의 드레인(16)과, 상기 드레인(16) 양측에 직사각 형상으로 형성되어있는 소오스(18)가 n + 확산영역으로 형성되어있으며, 상기 소오스(16)와 드레인(18)은 각각 입력핀 및 Vss와 연결되어있다.
상기의 ESD 보호소자는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 부분이 주로 손상되는데, 이는 드레인 부분이 입력핀과 직접 연결되어있기 때문이다.
상기 ESD 소자의 동작은 필드 트랜지스터의 바이폴라 동작으로 설명할 수 있다.
먼저, 입력패드에 고전압이 인가되면, 저항과 연결되어있는 게이트 그라운드 트랜지스터의 드레인에서 아발란체 항복이 시작된다. 이는 상기 필드 트랜지스터가 일반적으로 급격하게 각지는 부분이 없이 레이아웃이 설계되어 접합 파괴 전압이 높게 설계되어있기 때문이다. 상기의 접합파괴 후에 전류가 필드 트랜지스터의 접합으로 어느 정도 흐르면 저항에서 전압 차가 생기게 되고, 접합 파괴 전압과 저항에서의 전압 차를 합한 전압이 필드 트랜지스터의 접합 파괴 전압과 비슷해지면 전류가 필드 트랜지스터의 접합으로 흐르게되고, 접합 파괴에 의해 웰로 들어온 전류는 그라운드로 빠지게되는데, 웰에 들어온 전류가 커지면 웰의 자체 저항이 크기 때문에 웰 저항에 의한 전압 차로 인하여 필드 트랜지스터 주위의 웰 전압이 상승한다. 여기서 상기 필드 트랜지스터의 소오스가 바이폴라 트랜지스터의 에미터가 되고, 웰이 베이스, 드레인이 콜랙터가 되어 바이폴라 동작을 시작한다. 이는 바이폴라 트랜지스터의 베이스 전압이 상승하여 에미터-베이스 접합이 순방향이 되기 때문이다.
따라서 상기 필드 트랜지스터의 접합 파괴전압이 높을 경우 바이폴라 트랜지스터의 동작이 늦어지고, 접합에서의 과도한 열발생에 의하여 접합 손상 및 콘택 스파이킹등의 현상이 발생하게되고, 이러한 전류 구동 능력을 증가시키기 위하여 소자가 차지하는 면적을 증가시켜에 하므로 소자의 고집적화를 방해하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 ESD 보호를 위한 필드 트랜지스터의 소오스/드레인을 하나의 영역이 아닌 다수개로 분할하여 드레인에서 소오스로의 전류 경로를 증가시켜 작은 면적에 ESD용 필드 바이폴라 트랜지스터를 형성하여 소자의 고집적화에 유리한 반도체소자의 정전기 보호소자를 제공함에 있다.
도 1은 종래 기술에 따른 정전기 보호소자의 필드 바이폴라 트랜지스터의 레이아웃도.
도 2는 도 1의 선 AA에 따른 단면도.
도 3은 본 발명에 따른 정전기 보호소자의 필드 트랜지스터의 레이아웃도.
도 4는 도 3의 선 BB에 따른 단면도.
◈ 도면의 주요부분에 대한 부호의 설명.
10 : 반도체기판 12 : P웰
14 : 필드 산화막 16 : 드레인
18 : 소오스 20 : N웰
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 정전기 보호소자의 특징은,
정전기 보호소자의 필드 바이폴라 트랜지스터의 드레인이 다수개로 분할 형성되어있고, 상기 드레인의 사면에 소오스가 형성되어있는 것을 특징으로함에 있다.
이하, 본 발명에 따른 반도체소자의 정전기 보호소자에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 3 및 도 4는 본 발명에 따른 반도체소자의 ESD 보호소자중 필드 트랜지스터 부분을 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, 본 발명에서는 ESD 보호소자의 필드 트랜지스터(Tf)의 드레인을 분할하여 형성하고, 상기 드레인의 사면에 소오스가 위치하도록하여 정전기 방전시의 전류 통로를 증가시킨 것이다.
즉, P웰(12)이 형성되어있는 반도체기판(10)상의 일정부분에 필드산화막(14)을 형성하며, 상기 필드산화막(14)에 의해 정의되는 필드 바이폴라 트랜지스터의 소오스 및 드레인영역은 드레인(16)은 다수개, 예를들어 여기서는 세부분으로 분할하고, 상기 드레인(16)의 사면 반도체기판(10)에는 소오스(18)를 형성하여, 상기 드레인(16)에 인가된 정전기가 사면의 소오스(18)로 방전되도록하였다. 여기서 상기 드레인(16)과 소오스(18)간의 좌우측 및 상하간의 거리는 서로 동일하게 할 수 있으며, 각각 1.0∼5㎛ 정도 되도록하고, 상기 P웰(12)을 감싸는 N웰(20)의 외부로도 상기 N + 로된 활서영역이 돌출되게 형성할 수도 있으며, 상기 상기 드레인(16)과 소오스(18) 중 어느하나 또는 전부상에 버퍼층으로서 다결정실리콘층이나 실리사이드막을 형성하여 ESD 능력을 향상시킬 수 있다.
따라서 종래의 하나의 드레인과 그 양측에 형성되 소오스로 구성되는 ESD용 바이폴라 트랜지스터에 비하여 정전기 방전시의 전류 통로가 증가된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 정전기 보호소자는 필드 바이폴라 트랜지스터의 드레인을 다수개로 나누어 형성하고, 상기 드레인의 사면에 소오스들을 배치하여 정전기 방전시의 방전 통로가 증가되어 ESD 필드 바이폴라 트랜지스터의 면적을 감소시킬 수 있어 소자의 고집적화를 유리하게하는 이점이 있다.
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