技术领域
[0001] 本公开涉及集成电路技术领域，尤其涉及一种芯片及一种静电放电保护电路。
背景技术
[0002] 随着
半导体制造业工艺的快速发展，静电放电(Electro Static Discharge，ESD)逐渐成为芯片故障的主要因素。
[0003]
现有技术中，常常采用静电放电保护电路来降低静电放电对芯片的影响。该静电放电保护电路保护设于两个
信号线之间的
电压检测模
块和第一
开关单元。该电压检测模块能够响应一ESD信号并发出
控制信号，该第一开关单元能够响应该控制信号并导通，使第一信号线和第二信号线导通，以释放静电放电
电流。然而，该第一开关单元的导通速度慢，使静电放电电流不能及时释放。
[0004] 需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。实用新型内容
[0005] 本公开的目的在于提供一种芯片及一种静电放电保护电路，能够提高第一开关单元的导通速度，以使静电放电电流能够及时释放。
[0006] 根据本公开的一个方面，提供一种静电放电保护电路，用于具有第一信号线和第二信号线的芯片，所述静电放电保护电路包括：
[0007] 电压检测模块，连接于所述第一信号线和所述第二信号线之间，用于响应所述第一信号线到所述第二信号线的静电脉冲并输出控制信号；
[0008] 反相电路，所述反相电路的输入端与所述电压检测模块连接，用于响应所述控制信号并输出触发电压；
[0009] 第一开关单元，所述第一开关单元的控制端与所述反相电路的输出端连接，所述第一开关单元的第一端连接于所述第一信号线，所述第一开关单元的第二端连接于所述第二信号线，所述第一开关单元用于在所述触发电压为高电平时导通；
[0010] 第二开关单元，所述第二开关单元的控制端与所述反相电路的输出端连接，所述第二开关单元的第一端连接于所述反相电路的输入端，所述第二开关单元的第二端连接于所述第二信号线，所述第二开关单元用于响应所述触发电压并
加速所述触发电压由低电平到高电平的翻转。
[0011] 在本公开的一种示例性
实施例中，所述静电放电保护电路还包括：
[0012] 第三开关单元，所述第三开关单元的控制端与所述反相电路的输出端连接，所述第三开关单元的第一端连接于所述反相电路的输入端，所述第三开关单元的第二端连接于所述第一信号线，所述第三开关单元用于响应所述触发电压并加速所述触发电压由高电平到低电平的翻转。
[0013] 在本公开的一种示例性实施例中，所述第一开关单元为NMOS管，所述第二开关单元为NMOS管，所述第三开关单元为PMOS管。
[0014] 在本公开的一种示例性实施例中，所述第一开关单元为非对称NMOS管，且所述第一开关单元的漏极无轻掺杂漏区。
[0015] 在本公开的一种示例性实施例中，所述芯片还具有第三信号线，所述静电放电保护电路还包括：
[0016] 第一
二极管，所述第一二极管的第一端连接于所述第三信号线，所述第一二极管的第二端连接于所述第一信号线。
[0017] 在本公开的一种示例性实施例中，所述静电放电保护电路包括：
[0018] 第二二极管，所述第二二极管的第一端连接于所述第二信号线，所述第二二极管的第二端连接于所述第三信号线。
[0019] 在本公开的一种示例性实施例中，所述电压检测模块包括：
[0020]
电阻器，所述
电阻器的一端连接于所述第一信号线；
[0021] 电容器，所述电容器的一端连接于所述电阻器的另一端，所述电容器的另一端连接于所述第二信号线。
[0022] 在本公开的一种示例性实施例中，所述第一信号线为VDD电源线，所述第二信号线为VSS电源线。
[0023] 在本公开的一种示例性实施例中，所述反相电路为一级
反相器、三级反相器或五级反相器。
[0024] 根据本公开的一个方面，提供一种芯片，所述芯片包括上述任意一项所述的静电放电保护电路。
[0025] 本公开的芯片及静电放电保护电路，该第一开关单元在反相电路输出的触发电压为高电平时导通，由于第二开关单元在静电发生时能够加速触发电压从低电平翻转到高电平，从而可以加速第一开关单元导通，以使静电放电电流能够及时释放。
[0026] 应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0027] 通过参照附图来详细描述其示例性实施例，本公开的上述和其它特征及优点将变得更加明显。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028] 图1为本公开实施方式的静电放电保护电路的示意图；
[0029] 图2为本公开实施方式中具有第三开关单元的静电放电保护电路的示意图。
[0030] 图中：1、第一信号线；2、第二信号线；3、电压检测模块；4、反相电路；5、第一开关单元；6、第二开关单元；7、第三开关单元；8、第一二极管；9、第二二极管；10、电阻器；11、电容器；12、第三信号线；13、核心电路。
具体实施方式
[0031] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的材料、装置等。在其它情况下，不详细示出或描述公知技术方案以避免模糊本公开的各方面。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0032] 此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。用语“一”和“该”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
[0033] 本公开实施方式提供一种静电放电保护电路。如图1所示，该静电放电保护电路用于具有第一信号线1和第二信号线2的芯片。该静电放电保护电路可以包括电压检测模块3、反相电路4、第一开关单元5以及第二开关单元6，其中：
[0034] 该电压检测模块3连接于第一信号线1和第二信号线2之间，用于响应第一信号线1到第二信号线2的静电脉冲并输出控制信号。该反相电路4的输入端与电压检测模块3连接，用于响应控制信号并输出触发电压。该第一开关单元5的控制端与反相电路4的输出端连接，该第一开关单元5的第一端连接于第一信号线1，该第一开关单元5的第二端连接于第二信号线2，该第一开关单元5用于在触发电压为高电平时导通。该第二开关单元6的控制端与反相电路4的输出端连接，该第二开关单元6的第一端连接于反相电路4的输入端，第二开关单元6的第二端连接于第二信号线2，第二开关单元6用于响应触发电压并加速触发电压由低电平到高电平的翻转。
[0035] 本公开实施方式的静电放电保护电路，该第一开关单元5在反相电路4输出的触发电压为高电平时导通，由于第二开关单元6在静电发生时能够加速触发电压从低电平翻转到高电平，从而可以加速第一开关单元5导通，以使静电放电电流能够及时释放。
[0036] 下面对本公开实施方式的各部分进行详细说明：
[0037] 如图1所示，该第一信号线1可以为VDD电源线，但本公开实施方式不以此为限。该第二信号线2可以为VSS电源线，但不限于此。在芯片正常工作状态下，VSS电源线接地，VDD电源线用于向芯片施加工作电压。
[0038] 如图1所示，该电压检测模块3连接于第一信号线1和第二信号线2之间，例如，该电压检测模块3连接于VDD电源线和VSS电源线之间。该电压检测模块3用于响应第一信号线1到第二信号线2的正的静电脉冲并输出控制信号。在一实施方式中，如图1所示，该电压检测模块3包括电阻器10和电容器11。该电阻器10的一端连接于VDD电源线。该电容器11的一端连接于电阻器10的另一端，该电容器11的另一端连接于VSS电源线。在VDD电源线出现静电脉冲且VSS电源线接地时，该电压检测模块3输出控制信号，且该控制信号为低电平信号。
[0039] 如图1所示，该反相电路4的输入端与电压检测模块3连接，用于响应控制信号并生出触发电压。该反相电路4可以为一级反相器、三级反相器或五级反相器，但不以此为限。该反相器可以为CMOS反相器等。
[0040] 如图1所示，该第一开关单元5的控制端与反相电路4的输出端连接，该第一开关单元5的第一端连接于第一信号线1，该第一开关单元5的第二端连接于第二信号线2，该第一开关单元5用于在触发电压为高电平时导通，从而使第一信号线1和第二信号线2导通，以释放静电放电电流。举例而言，该第一开关单元5的第一端连接于VDD电源线，该第一开关单元5的第二端连接于VSS电源线。该第一开关单元5可以为NMOS晶体管。第一开关单元5的控制端为NMOS晶体管的栅极。第一开关单元5的第一端为NMOS晶体管的漏极，第一开关单元5的第二端为NMOS晶体管的源极。进一步地，该第一开关单元5可以为对称NMOS管，也可以为非对称NMOS管。当第一开关单元5为非对称NMOS管时，其第一端为漏极，且漏极无轻掺杂漏区(LDD结构)，以减小第一开关单元5的导通阻抗，提高第一开关单元5的静电电荷泄放能
力。
当第一开关单元5为非对称NMOS管时，为了进一步减小第一开关单元5的导通阻抗，可以进一步增大漏极区的掺杂浓度，使得漏极掺杂浓度大于源极掺杂浓度，同时还可以进一步增大漏极区的面积，使得漏极面积大于源极面积。
[0041] 如图1所示，该第二开关单元6的控制端与反相电路4的输出端连接。该第二开关单元6的第一端连接于反相电路4的输入端，第二开关单元6的第二端连接于第二信号线2，例如，第二开关单元6的第二端连接于VSS电源线。其中，该第二开关单元6用于响应触发电压并加速触发电压由低电平到高电平的翻转。其中，该第二开关单元6可以为NMOS晶体管。
[0042] 如图1所示，上述的芯片还可以具有第三信号线12。本公开实施方式的静电放电保护电路还可以包括第一二极管8。该第一二极管8的第一端连接于第三信号线12，该第一二极管8的第二端连接于所述第一信号线1。当第三信号线12到第一信号线1出现正的静电脉冲时，该第一二极管8导通，以释放静电放电电流。本公开实施方式的的静电放电保护电路还可以包括第二二极管9。该第二二极管9的第一端连接于第二信号线2，该第二二极管9的第二端连接于第三信号线12。当第二信号线到第三信号线出现正的静电脉冲时，该第二二极管9导通，以释放静电放电电流。此外，当第三信号线12到第二信号线2出现正的静电脉冲时，该第一二极管8和上述的第一开关单元5导通，以释放静电放电电流。当第二信号线2到第一信号线1出现正的静电脉冲时，该第一二极管8和第二二极管9均导通，以释放静电放电电流。当第一信号线1到第三信号线12出现正的静电脉冲时，该第二二极管9和上述的第一开关单元5均导通，以释放静电放电电流。
[0043] 如图2所示，本公开实施方式的静电放电保护电路还可以包括第三开关单元7。该第三开关单元7的控制端与反相电路4的输出端连接。该第三开关单元7的第一端连接于反相电路4的输入端。该第三开关单元7的第二端连接于第一信号线1，例如，连接于VDD电源线。该第三开关单元7用于响应触发电压并加速触发电压由高电平到低电平的翻转，以使第一开关单元5在完成静电电荷泄放之后能够迅速关断。在第一信号线1维持正常工作的稳定值时，第三开关单元7可以加强反相器4的反相能力，使得反相器4输出低电平的能力更强，从而确保第一开关单元5更好的关断，进而减小了在正常工作期间的第一信号线到第二信号线之间的
漏电流。该第三开关单元7可以为PMOS晶体管。
[0044] 本公开实施方式还提供一种芯片。如图2所示，该芯片包括上述任一实施方式所述的静电放电保护电路。当然，还可以包括一核心电路13。本公开实施方式的芯片采用的静电放电保护电路与上述实施方式中的静电放电保护电路相同，因此，具有相同的有益效果，在此不再赘述。
[0045] 本领域技术人员在考虑
说明书及实践后，将容易想到本公开的其它实施方案。本
申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的
权利要求指出。
