집적 회로의 전력단 보호 회로
专利汇可以提供집적 회로의 전력단 보호 회로专利检索，专利查询，专利分析的服务。并且PURPOSE: An integrated circuit is provided to protect the integrated circuit from high voltage temporarily applied from the a power terminal by absorbing the high voltage with formation of an electrostatic circuit. CONSTITUTION: The integrated circuit comprises a digital unit, an analog unit, two power supplies for respectively supplying power to the digital unit and the analog unit, a diode circuit coupled between two of the power supplies, an integrated circuit internal input/output unit respectively coupled to the digital unit and the analog unit and coupled to the voltage supply, a voltage ground unit connected to another side of the digital unit and the analog unit, and an ESD(electrostatic discharge) protection circuit respectively coupled to the analog unit and the digital unit in parallel. The ESD protection circuit comprises a filter and a field effect transistor, and an NMOS field effect transistor.，下面是집적 회로의 전력단 보호 회로专利的具体信息内容。
집적 회로의 전력단 보호 회로
본 발명은 집적 회로의 전력단 보호 회로에 관한 것으로, 특히 집적 회로(IC)의 전력단에 순간적으로 흐르는 높은 전압(정전기 : ElectroStatic Discharge)으로부터 전력단을 보호할 수 있도록 한 집적 회로의 전력단 보호 회로에 관한 것이다.
종래 모든 집적 회로의 전력단은 도 1에 도시한 바와 같이, 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)로 구성된다. 그리고, 상기 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T) 각각에는 전압공급단자(VDD1)(VDD2)와 전압접지단자(VSS1)(VSS2)가 접속됨과 아울러 IC내부의 입/출력부(I.0/P1)(IO/P2)가 각각 접속 구성된다. 또한, 상기 전압공급단자(VDD1)(VDD2)간에는 역방향 다이오드부(D1)가 구성되고, 상기 전압접지단자(VSS1)(VSS2)간에는 저항(R), 다이오드(D2)가 구성되게 된다.
이와 같이 구성된 종래의 집적 회로의 전력단은 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)에 각각 전압공급단자(VDD1)(VDD2)로부터 전압이 공급되면서 동작을 하게 되는데, 상기 각각의 전압공급단자(VDD1)(VDD2)간에 접속된 상기 역방향 다이오드부(D1)는 상기 아날로그부(ANALOG P/T)에서 유입되는 전압 노이즈를 차단하게 되고, 이어서 상기 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)의 전압은 전압접지단자(VSS1)(VSS2)를 통해 접지되게 된다. 이때, 전압접지단자(VSS1) (VSS2)간에는 저항(R)과 다이오드(D2)에 의하여 상기 디지털부(DIGITAL P/T)의 접지전압이 아날로그부(ANALOG P/T)의 전압접지단자(VSS2)로 유입되지 않게 되어 상기 아날로그부(ANALOG P/T)를 안정화시키면서 동작하게 된다.
그러나 상기 집적 회로의 전력단의 전압공급단자(VDD1)(VDD2)에 정전기로 인하여 순간적으로 높은 전압(수천 VOLT)이 흐르게 될 경우, 상기 높은 전압으로부터 회로를 보호할 수 있는 회로가 구비되어 있지 않은 관계로 상기 높은 전압은 전압공급단자(VDD1)(VDD2)간에 구성된 다이오드부(D1)의 역방향 전압을 넘어 서게 되고, 결국 상기 높은 전압은 디지털부(DIGITAL P/T)로 유입되게 되어 회로를 보호하지 못하고 파괴시키게 되는 문제점을 가지게 되었다
본 발명의 목적은 집적 회로의 전력단에 정전기보호 회로를 구성하여 상기 전력단에 정전기로 인한 순간적인 높은 전압 인가시 상기 높은 전압을 흡수할 수 있도록 함으로써 상기 높은 전압으로부터 집적 회로의 전력단을 보호할 수 있는 회로를 제공하는 것이다.
도 1 은 종래 집적 회로의 전력단 회로도
도 2 는 본 발명 집적 회로의 전력단 보호 회로도
도 3 은 본 발명 전력단 보호 회로의 상세 회로도
도 4 는 본 발명 전력단 보호 회로의 내부 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10, 90 : I/O 프로세서 20, 60 : 전압공급수단(VDD)
30 : 디지털부 40, 80 : 전압접지수단(VSS)
50 : 다이오드 70 : 아날로그부
100, 110 : ESD 보호 회로
상기한 목적을 달성하기 위한 본 발명에 따른 집적 회로의 전력단 보호 회로의 바람직한 실시예는, 디지털부, 아날로그부, 상기 디지털부와 아날로그부에 각각 전원을 공급하기 위한 두 개의 전압공급수단, 상기 두 개의 전압공급수단 사이에 연결된 다이오드회로, 상기 디지털부와 아날로그부에 각각 연결되고, 상기 각각의 전압공급수단에도 연결되어 있는 IC 내부 입출력부, 상기 디지털부와 아날로그부의 다른 한쪽에 연결된 전압접지단자 및 상기 디지털부와 아날로그부에 각각 병렬로 연결된 ESD 보호 회로를 구비하는 IC에 있어서, 전압공급수단으로부터 높은 전압을 흡수하는 저항과 콘덴서가 직렬로 접속된 필터부, 상기 필터부로부터 방전되는 전압에 따라 온,오프 구동하면서 높은 전압을 흡수하는 전계효과 트랜지스터부, 및 상기 전계효과 트� ��지스터부의 출력 VB가 기판과 접속되는 NMOS 전계효과 트랜지스터 NMOS2를 구비하여 이루어진다.
본 실시예에 있어서, 상기 전계효과 트랜지스터부는 PMOS 전계효과 트랜지스터와 NMOS 전계효과 트랜지스터 NMOS1의 게이트를 연결하고, 상기 PMOS 전계효과 트랜지스터의 소스와 NMOS1의 드레인을 연결하고, 상기 PMOS 전계효과 트랜지스터의 드레인은 전압전원수단에 상기 NMOS1의 소스는 접지단자에 연결되어 이루어지는 것이 바람직하다.
또한, 본 실시예는, 상기 VB에
+
을, 전압전원수단에
-
을, 전압접지수단에
+
와
-
을 동시에 구성하여 상기 전압전원수단에 인가되는 노이즈전압을 상기 VB를 통해 상기 전압접지수단으로 흡수하는 것이 바람직하다.
이하 첨부된 도면에 의거 본 발명을 상세히 설명하면 다음과 같다. 도 2는 본 발명 집적 회로의 전력단 보호 회로도이고, 도 3은 본 발명 전력단 보호 회로의 상세 회로도이며, 도 4는 본 발명 전력단 보호 회로의 내부 구성도이다.
상기 도 2에서 보듯이, 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)로 구성된 집적 회로의 전력단에 있어서, 상기 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)에 각각 접속된 전압공급단자(VDD1)(VDD2)와 전압접지단자(VSS1) (VSS2)간에 순간적으로 흐르는 높은 전압을 흡수하는 정전기보호 회로(ESD1)(ESD2)를 접속한다.
상기 정전기보호 회로(ESD1)(ESD2)는 전압공급단자(VDD)로부터 높은 전압을 흡수하는 저항(R1),콘덴서(C1)가 직렬로 접속된 필터부와, 상기 필터부로부터 방전되는 전압에 따라 온, 오프로 구동하면서 높은 전압을 흡수하는 각각 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)와, 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)의 출력단(VB)은 NMOS 전계효과 트랜지스터(NMOS FET2)의 기판(SUBSTRATE)에 접속한다.
상기 NMOS 전계효과 트랜지스터(NMOS FET2)는 P-기판 상에 수직으로 구성하다. 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)의 출력단(VB)은 상기 NMOS 전계효과 트랜지스터(NMOS FET2)의 P형 반도체(+)에 구성하고, 상기 전압공급단자(VDD)는 N 형 반도체(+)에 구성하며, 전압접지단자(VSS)는 N형 반도체(+), P형 반도체(+)에 구성하여서 된 것이다.
상기와 같이 구성된 본 발명은 디지털부(DIGITAL P/T)와 아날로그부(ANALOG P/T)로 구성된 집적 회로의 전력단에 전압공급단자(VDD1)(VDD2)로부터 정전기에 의하여 순간적인 높은 전압(수천 VOLT)이 인가되게 되면, 이 인가된 높은 전압은 필터부의 저항(R1)과 콘덴서(C1)를 통해서 입력되게 되는데, 이때 입력되는 높은 전압은 상기 저항(R1)에 의하여 전압강하가 되면서 상기 콘덴서(C1)에 충전되면서 흡수되고, 이어서 상기 콘덴서(C1)의 방전전압에 의하여 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)의 입력단에 하이 신호를 인가하게 되어 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)를 온 동작시키게 되므로 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)의 출력단(VB)에서는 로우 신호가 출력되게 된다. 이때 상기 출력되는 전압은 0.6V를 초과하지 않게 되어 상기 전압공급단(VDD)에 정전기에 의한 순간적인 높은 전압이 인가되더라도 상기 필터부의 저항(R1)과 콘덴서(C1)에 의하여 1차적으로 흡수하고 이어서 상기 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)에 의하여 2차적으로 흡수해 주게 되므로 상기 전력단을 높은 전압으로부터 보호할 수 있게 되고, 한편 PMOS 전계효과 트랜지스터(PMOS FET)와 NMOS 전계효과 트랜지스터(NMOS FET1)의 출력단(VB)은 NMOS 전계효과 트랜지스터(NMOS FET2)의 P기판에 접지되는데, 이때 NMOS 전계효과 트랜지스터(NMOS FET2)는 도 4에 도시한 바와 같이 내부에 기생 저항과 기생 전계효과 트랜지스터(FET)가 생기게 되고 상기 인가되는 전압(VB)은 I 보조선(I SUB LINE)을 통해서 상기 기생 전계효과 트랜지스터(FET)를 도통시 켜 주게 되어 상기 전압공급단자(VDD)에 인가되는 전압 노이즈는 전압접지단자(VSS)로 빠져나가게 되는 것이다.
이상에서 설명한 바와 같이 본 발명은 집적 회로의 전력단에 전압공급단자와 전압접지단자간에 높은 전압을 흡수하는 정전기보호 회로를 구성하여 상기 전력단에 정전기로 인한 순간적인 높은 전압 인가시 상기 높은 전압을 1차 및 2차에 걸쳐 흡수하도록 함으로써, 상기 높은 전압으로부터 집적 회로의 전력단을 보호할 수 있는 효과를 제공하게 되는 것이다.
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