半导体存储器件及其操作方法
专利汇可以提供半导体存储器件及其操作方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 存储器 件，所述半导体存储器件包括：用于响应于时钟 信号 和虚设计数时钟而产生计数时钟的计数时钟发生单元；用于响应于所述计数时钟而产生列地址的列地址发生单元；以及用于响应于所述列地址而将储存在页 缓冲器 单元中的数据发送到数据线的Y译码器。，下面是半导体存储器件及其操作方法专利的具体信息内容。
1.一种半导体存储器件，包括：
计数时钟发生单元，所述计数时钟发生单元用于响应于时钟信号和虚设计数时钟而产生计数时钟，所述时钟信号响应于由外部设备提供的读取使能信号而产生且在数据输出操作期间被触发；
列地址发生单元，所述列地址发生单元用于响应于所述计数时钟而产生列地址；以及Y译码器，所述Y译码器用于响应于所述列地址而将储存在页缓冲器单元中的数据发送到数据线，
其中，所述虚设计数时钟在所述数据输出操作之前被触发设定的数目，以及所述Y译码器在所述数据输出操作之前响应于所述列地址而开始将所述数据发送到所述数据线。
2.如权利要求1所述的半导体存储器件，其中，在所述时钟信号开始被触发之前所述虚设计数时钟被触发。
3.如权利要求2所述的半导体存储器件，其中，所述计数时钟发生单元包括：
正常计数时钟发生器，所述正常计数时钟发生器用于响应于所述时钟信号而产生正常计数时钟；
虚设计数时钟发生器，所述虚设计数时钟发生器用于响应于虚设计数使能信号而产生内部虚设计数使能信号和虚设计数时钟；以及
选择器，所述选择器用于响应于所述内部虚设计数使能信号而输出所述正常计数时钟或所述虚设计数时钟作为所述计数时钟。
4.如权利要求3所述的半导体存储器件，其中，所述虚设计数时钟发生器包括：
使能信号发生器，所述使能信号发生器被配置成响应于所述虚设计数使能信号而产生内部虚设计数使能信号和振荡使能信号，并响应于虚设计数结束信号而将所述振荡使能信号禁止；
振荡器，所述振荡器被配置成响应于所述振荡使能信号而产生具有特定周期的所述虚设计数时钟；以及
振荡控制器，所述振荡控制器响应于所述内部虚设计数使能信号而被使能并且被配置成当所述虚设计数时钟达到设定的数目时产生所述虚设计数结束信号。
5.如权利要求4所述的半导体存储器件，其中，所述使能信号发生器包括：
延迟单元，所述延迟单元用于将所述虚设计数使能信号延迟并输出延迟的信号；以及逻辑门，所述逻辑门用于响应于所述延迟单元的延迟信号和所述虚设计数结束信号而产生所述振荡使能信号。
6.如权利要求4所述的半导体存储器件，其中，所述振荡器包括：
逻辑门，所述逻辑门用于通过将所述振荡使能信号与反馈信号逻辑组合来产生所述虚设计数时钟；以及
延迟单元，所述延迟单元用于将所述虚设计数时钟延迟设定的时间，将延迟的信号反相，并将反相的信号输出作为所述反馈信号。
7.如权利要求4所述的半导体存储器件，其中，所述振荡控制器包括：
第一触发器单元，所述第一触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将电源电压与所述虚设计数时钟同步以及输出同步的输出信号；以及第二触发器单元，所述第二触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将所述第一触发器单元的输出信号与所述虚设计数时钟同步以及输出同步的输出信号作为所述虚设计数结束信号。
8.如权利要求1所述的半导体存储器件，其中，在使用正常数据输出方法的所述数据输出操作中，在忙碌时段中所述虚设计数时钟被触发。
9.如权利要求8所述的半导体存储器件，其中，在使用随机数据输出方法的所述数据输出操作中，在接收最终确认命令的时段中所述虚设计数时钟被触发。
10.一种半导体存储器件，包括：
页缓冲器单元，所述页缓冲器单元用于临时储存数据；
Y译码器，所述Y译码器用于响应于列地址而将所述数据发送到数据线；
计数时钟发生单元，所述计数时钟发生单元用于响应于时钟信号而产生计数时钟；并响应于虚设计数使能信号而产生所述计数时钟；以及
列地址发生单元，所述列地址发生单元用于通过对所述计数时钟计数来产生所述列地址，
其中，所述时钟信号响应于由外部设备提供的读取使能信号而产生，且在数据输出操作期间被触发，
所述计数时钟在所述数据输出操作之前被触发设定的数目，以及
所述Y译码器在所述数据输出操作之前响应于所述列地址而开始将所述数据发送到所述数据线。
11.如权利要求10所述的半导体存储器件，其中，在所述时钟信号开始被触发之前执行响应于虚设计数使能信号的所述计数时钟的产生。
12.如权利要求11所述的半导体存储器件，其中，所述计数时钟发生单元包括：
正常计数时钟发生器，所述正常计数时钟发生器用于响应于所述时钟信号而产生正常计数时钟；
虚设计数时钟发生器，所述虚设计数时钟发生器用于响应于虚设计数使能信号而产生内部虚设计数使能信号和虚设计数时钟；以及
选择器，所述选择器用于响应于所述内部虚设计数使能信号而输出所述正常计数时钟或所述虚设计数时钟作为所述计数时钟。
13.如权利要求12所述的半导体存储器件，其中，所述虚设计数时钟发生器包括：
使能信号发生器，所述使能信号发生器被配置成响应于所述虚设计数使能信号而产生所述内部虚设计数使能信号和振荡使能信号，并响应于虚设计数结束信号而将所述振荡使能信号禁止；
振荡器，所述振荡器被配置成响应于所述振荡使能信号而产生具有特定周期的所述虚设计数时钟；以及
振荡控制器，所述振荡控制器响应于所述内部虚设计数使能信号而被使能并且被配置成当所述虚设计数时钟达到设定的数目时产生所述虚设计数结束信号。
14.如权利要求13所述的半导体存储器件，其中，所述使能信号发生器包括：
延迟单元，所述延迟单元用于将所述虚设计数使能信号延迟并输出延迟的信号；以及逻辑门，所述逻辑门用于响应于所述延迟单元的延迟信号和所述虚设计数结束信号而产生所述振荡使能信号。
15.如权利要求13所述的半导体存储器件，其中，所述振荡器包括：
逻辑门，所述逻辑门用于通过将所述振荡使能信号与反馈信号逻辑组合来产生所述虚设计数时钟；以及
延迟单元，所述延迟单元用于将所述虚设计数时钟延迟设定的时间，将延迟的信号反相，并将反相的信号输出作为所述反馈信号。
16.如权利要求13所述的半导体存储器件，其中，所述振荡控制器包括：
第一触发器单元，所述第一触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将电源电压与所述虚设计数时钟同步以及输出同步的输出信号；以及第二触发器单元，所述第二触发器单元响应于所述内部虚设计数使能信号而被使能，并被配置成将所述第一触发器单元的输出信号与所述虚设计数时钟同步以及输出同步的输出信号作为所述虚设计数结束信号。
17.一种操作半导体存储器件的方法，包括以下步骤：
接收读取命令；
将响应于所述读取命令而从存储器阵列读取的数据储存在页缓冲器中；
产生在数据输出操作之前被触发设定的数目的虚设计数时钟；
响应于所述虚设计数时钟而产生第一列地址；
在所述数据输出操作之前，响应于所述第一列地址而将储存在所述页缓冲器中的所述数据之中的第一数据输出到数据线；
接收在所述数据输出操作期间被触发的读取使能信号；
响应于所述读取使能信号而产生时钟信号；
响应于所述时钟信号而产生正常计数时钟；
响应于所述正常计数时钟而产生计数时钟；
通过对所述计数时钟计数来产生第二列地址；以及
在所述数据输出操作期间，响应于所述第二列地址而将储存在所述页缓冲器中的数据之中的除了所述第一输出数据之外的其余输出数据输出到所述数据线。
18.如权利要求17所述的方法，其中，在所述读取使能信号开始被触发之前所述虚设计数时钟被触发所述设定的数目。
19.如权利要求18所述的方法，其中，在正常数据输出操作的忙碌时段或在随机数据输出操作中的接收最终确认指令的时段中，所述虚设计数时钟被触发。
半导体存储器件及其操作方法
技术领域
背景技术
发明内容
具体实施方式
200可以响应于从控制单元400产生的控制信号而感测存储器单元阵列100的位线BL的电位，并将与读取的电位相对应的读取的数据临时储存在页缓冲器单元200的锁存器中。
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