技术领域
[0001] 本
发明涉及半导体技术领域，尤其涉及的是一种测试器件及其制作方法、半导体器件及其制作方法。
背景技术
[0002] 半导体制造领域中，在一
块半导体
晶圆上通常会同时制造多个具有相同结构的芯片（Die），相邻芯片之间的区域为切割道。为了保证半导体器件的可靠性，通常会在切割道中制作多个测试器件，用于对一些关键参数（如：RS
电阻值）进行测试。不同的半导体器件可能需要获取不同的测试参数，不同的测试参数可能需要采用不同的测试器件。当完成芯片制造工艺，且对切割道中的测试器件测试都符合要求之后，就可以沿预定的切割道对晶圆进行切割以形成分立芯片，然后再对芯片进行封装。
[0003] 现有测试器件的上表面是用于实现电连接的电
连接线，电连接线下面为用于阻挡绝缘的介电层，且介电层是采用TEOS（正
硅酸乙酯）为反应源形成的
氧化硅。图1示出了
现有技术中一个具体的测试器件。参考图1所示，所述测试器件从下至上依次包括：
[0004] 半导体衬底10；
[0005] 位于半导体衬底10上的氧化层20；
[0006] 位于氧化层20上的介电层30，所述介电层30的材料为采用TEOS为反应源形成的氧化硅，根据具体的连接需要在所述介电层30中设置金属插塞（图中未示出）；
[0007] 位于所述介电层30上表面的电连接线40，用于接入测试用的电
信号，所述电连接线40的材料包括
铜、
铝或铜铝
合金。
[0008] 更多关于切割道中测试器件的技术可以参考
申请公布号为CN101807535A的中国
专利申请文件。
[0009] 但是在沿包括上述测试器件的切割道进行切割后，对应芯片的电性能发生了很大变化，从而致使整个晶圆的芯片都报废。
[0010] 因此，如何避免上述问题的出现就成为本领域技术人员亟待解决的问题之一。
发明内容
[0011] 本发明解决的问题是提供一种测试器件及其制作方法、半导体器件及其制作方法，以提高测试器件中电连接线与介电层之间的粘合
力，最终保持半导体器件的性能稳定。
[0012] 为解决上述问题，本发明提供了一种半导体器件，包括：
[0013] 半导体衬底；
[0014] 位于所述半导体衬底上的介电层，所述介电层的材料为采用TEOS为反应源形成的氧化硅，所述介电层中包括金属插塞和伪
接触孔（DummyContact），所述伪接触孔的材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%；
[0015] 位于所述介电层上的电连接线，所述电连接线的材料包括铜、铝或铜
铝合金。
[0016] 可选地，所述半导体衬底与所述介电层之间包括氧化层，所述氧化层的材料为氧化硅；所述测试器件还包括：位于所述氧化层和所述介电层之间的绝缘层。
[0017] 可选地，所述绝缘层包括第一区域和第二区域，所述第一区域和第二区域的材料不同，所述第一区域的材料为采用TEOS为反应源形成的氧化硅，所述第二区域至少与所有的伪接触孔相对应，所述第二区域的材料为
多晶硅或氮化硅。
[0018] 可选地，所述金属插塞的尺寸与所述伪接触孔的尺寸相同。
[0019] 可选地，所述伪接触孔的侧面还包括隔离侧墙（spacer）。
[0020] 可选地，所述隔离侧墙包括层叠设置的第一氧化硅层、氮化硅层和第
二氧化硅层。
[0021] 可选地，所述伪接触孔包括层叠设置的
钛层、氮化钛层和钨层。
[0022] 为解决上述问题，本发明还提供了一种半导体器件，包括多个芯片和位于所述芯片之间的切割道，所述切割道中包括上述的测试器件。
[0023] 可选地，所述芯片包括金属插塞；所述芯片的金属插塞的尺寸、材料分别与所述测试器件的金属插塞的尺寸、材料对应相同；所述芯片的金属插塞的尺寸与所述测试器件的伪接触孔的尺寸相同。
[0024] 可选地，所述芯片包括栅极结构和位于栅极结构侧面的隔离侧墙；所述伪接触孔的侧面包括隔离侧墙；所述芯片的隔离侧墙与所述伪接触孔的隔离侧墙的尺寸和材料均对应相同。
[0025] 为解决上述问题，本发明还提供了一种测试器件的制作方法，包括：
[0026] 提供半导体衬底；
[0027] 采用TEOS为反应源在所述半导体衬底上形成氧化硅材料的介电层，在所述介电层中形成多个通孔，在部分数目的通孔中填充第一材料形成金属插塞，在剩余通孔中填充第二材料形成伪接触孔，所述第二材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%；
[0028] 在所述介电层上形成电连接线，所述电连接线的材料包括铜、铝或铜铝合金。
[0029] 可选地，所述测试器件的制作方法还包括：在形成所述介电层之前，在所述半导体衬底上形成氧化层，所述氧化层的材料为氧化硅；在形成氧化层之后且在形成所述介电层之前，至少在部分所述氧化层上形成绝缘层；在所述氧化层上和所述绝缘层上形成介电层，所述伪接触孔位于所述绝缘层上。
[0030] 可选地，形成所述伪接触孔包括：在所述伪接触孔的侧面形成隔离侧墙。
[0031] 为解决上述问题，本发明还提供了一种半导体器件的制作方法，所述半导体器件包括多个芯片和位于所述芯片之间的切割道，采用上述的制作方法在所述切割道中形成所述测试器件。
[0032] 可选地，所述芯片包括金属插塞；同时形成所述芯片的金属插塞和所述测试器件的金属插塞。
[0033] 可选地，所述芯片包括栅极结构和位于栅极结构侧面的隔离侧墙；所述伪接触孔的侧面包括隔离侧墙；同时形成所述伪接触孔的隔离侧墙和所述芯片的隔离侧墙。
[0034] 与现有技术相比，本发明技术方案具有以下优点：
[0035] 1）本发明在介电层中增加了伪接触孔，所述伪接触孔的材料包括钨，由于钨与铜、铝或铜铝的粘合力比较好，在保证所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%的前提下，可以保证电连接线与介电层很牢固地粘贴在一起，从而在切割位于切割道中的测试器件时，电连接线不会四处脱落，更不会溅射到芯片中，从而保证了半导体器件的性能
稳定性，提高了芯片的成品率。
[0036] 此外，所述介电层中包括金属插塞，通过在介电层中同时形成多个通孔，使部分数目的接触孔成为所述金属插塞，剩余数目的接触孔成为所述伪接触孔，从而节省了步骤工艺，降低了生产成本。
[0037] 2）可选方案中，当所述半导体衬底与所述介电层之间包括氧化层，所述氧化层的材料为氧化硅时，所述测试器件还包括位于所述氧化层和所述介电层之间的绝缘层，所述绝缘层不但可以作为
刻蚀介电层时的停止层，而且还可以保证测试器件的电性能不因伪接触孔的增加而改变。
[0038] 3）可选方案中，所述芯片包括金属插塞和隔离侧墙，所述伪接触孔包括隔离侧墙，所述芯片的金属插塞与所述测试器件的金属插塞可以同时形成，所述芯片的隔离侧墙与所述伪接触孔的隔离侧墙也可以同时形成，从而可以进一步节省工艺步骤，降低生产成本。
附图说明
[0039] 图1是现有技术中一种测试器件的结构示意图；
[0040] 图2是本发明
实施例中一种测试器件的结构示意图；
[0041] 图3是图2中伪接触孔的结构示意图；
[0042] 图4是现有技术中另一种测试器件的结构示意图；
[0043] 图5是本发明实施例中另一测试器件的结构示意图。
具体实施方式
[0044] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0045] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0046] 正如背景技术部分所述，现有技术晶圆的
沟道区中包括一个或多个测试器件，当沿沟道区对芯片进行划分后，芯片的电性能与划分前相比发生了很大变化，从而导致芯片无法使用，最终使得整个晶圆报废。
[0047]
发明人经过研究发现其产生的原因在于：测试器件最上表面的电连接线的材料包括铜、铝或铜铝合金，电连接线下方的介电层的材料是采用TEOS为反应源形成的氧化硅，由于所述氧化硅与铜、铝或铜铝合金的粘合力比较小，所以导致介电层与电连接线的粘合性较差。在沿沟道区对芯片进行划分时，不可避免地会切割所述测试器件，由于介电层与电连接线的粘合性较差，因此电连接线至少会发生部分脱落（peeling），脱落的电连接线会溅射进入相邻的芯片内，使得该芯片中原本应该绝缘的部件实现了电连接，从而极大地改变了芯片的电性能。因为无法实现对单个分立芯片的检测，从而将导致该晶圆上所有芯片的报废。此外，通过放大切割后的晶圆也可以发现：被切割的测试器件本应该留下来的部分区域上表面的电连接线全部脱落，从而进一步证明了上述研究的正确性。
[0048] 针对上述问题，本发明提供了一种测试器件及其制作方法、半导体器件及其制作方法，通过在介电层中增加伪接触孔的方式来提高介电层与电连接线的粘合力，防止切割过程中电连接线的脱落对芯片电性能的影响，最终可以得到合格的分立芯片。
[0049] 下面结合附图进行详细说明。
[0050] 参考图2所示，本实施方式一实施例提供了一种测试器件，包括：
[0051] 半导体衬底110；
[0052] 位于所述半导体衬底110上的氧化层120，所述氧化层120作为通道层；
[0053] 位于所述氧化层120上的绝缘层，所述绝缘层包括第一区域130和第二区域140；
[0054] 位于所述绝缘层上的介电层150，所述介电层150的材料为采用TEOS为反应源形成的氧化硅，所述介电层150中包括金属插塞（图中未示出）和伪接触孔160，所述第二区域140至少与所有的伪接触孔160相对应；
[0055] 位于所述介电层150上的电连接线180。
[0056] 与现有技术中图1所示的测试器件相比，本实施例在介电层150中增加了伪接触孔160，以提高介电层150与电连接层180之间的粘合力；且在介电层150和氧化层120之间增加了绝缘层，以保证测试器件的电性能不发生变化。
[0057] 所述半导体衬底110可以为硅晶圆，也可以是其他半导体材料，其对于本领域技术人员是熟知的，在此不再赘述。
[0058] 所述氧化层120的材料可以是氧化硅，所述氧化硅可以采用
物理气相沉积（PVD）方法、
化学气相沉积(CVD)方法或炉管法形成。具体地，所述氧化层120的厚度范围可以是但不限于200埃~800埃。
[0059] 所述绝缘层中第一区域130的材料可以是采用TEOS为反应源形成的氧化硅，第二区域140的材料可以为多晶硅或氮化硅。具体地，所述绝缘层的厚度范围可以是但不限于4000埃~5000埃。
[0060] 需要说明的是，在本发明的其他实施例中，所述第一区域130还可以采用其他任意绝缘材料，所述第二区域140可以采用氧化硅之外的任意绝缘材料。
[0061] 所述介电层150中的金属插塞可以根据实际的电连接需要进行设置，所述金属插塞的材料可以为铜、铝或铜铝合金，其与现有技术相同，在此不再赘述。
[0062] 优选地，所述金属插塞的尺寸和所述伪接触孔160的尺寸相同，从而可以同时在介电层150中形成与金属插塞和伪接触孔160相对应的通孔，节省了工艺步骤，降低了成本。需要说明的是，在本发明的其他实施例中，所述金属插塞的尺寸与所述伪接触孔160的尺寸也可以不同，其不限制本发明的保护范围。
[0063] 所述伪接触孔160的作用在于提高介电层150与电连接线180之间的粘合力。由于电连接线180的材料多包括铜、铝或铜铝合金，而钨与铜、铝或铜铝具有较大的粘合力，因此伪接触孔160的材料主要为钨。
[0064] 为了保证切割所述测试器件的过程中，电连接线180不会发生脱落，所述伪接触孔160的上表面面积与整个介电层150的上表面面积之比需要大于或等于20%，如：20%、30%、
50%、80%或95%等，否则无法达到防止电连接线180脱落的目的。通过后续的检测发现，当所述伪接触孔160的上表面面积满足上述条件时，通过放大切割后的晶圆可以发现被切割的测试器件本应该留下来的部分区域上表面的电连接线全部存在，即没有发生脱落；且分立芯片的电性能也没有发生变化，可以很好地实现对应的功能。需要说明的是，所述整个介电层150的上表面面积同时包括所述伪接触孔160的上表面面积和所述金属插塞的上表面面积。
[0065] 结合参考图2和图3所示，所述伪接触孔160的侧面可以包括隔离侧墙170，用于实现对所述伪接触孔160的隔离。具体地，所述隔离侧墙170可以包括层叠设置的第一氧化硅层171、氮化硅层172和第二氧化硅层173。需要说明的是，在本发明的其他实施例中，所述隔离侧墙170可以仅为一层或两层，在此不再赘述。
[0066] 结合参考图3所示，所述伪接触孔160可以包括层叠设置的钛层161、氮化钛层162和钨层163。其中，所述钛层161可以防止钨层163发生爆炸，所述氮化钛层162可以提高钨层163和钛层161的粘合力，所述钨层163可以提高介电层150与电连接线180的粘合力。需要说明的是，所述钛层161和氮化钛层162还可以替换为具有相同功能的其他材料，其不限制本发明的保护范围。
[0067] 具体地，所述第一氧化硅层171的厚度可以是但不限于100埃~200埃，氮化硅层172的厚度可以是但不限于100埃~300埃，第二氧化硅层173的厚度可以是但不限于100埃~3000埃，钛层161的厚度可以是但不限于350埃~650埃，氮化钛层162的厚度可以是但不限于600埃~1000埃。
[0068] 本实施例中通过伪接触孔160提高了介电层150与电连接线180之间的粘合力，从而在切割该测试器件时，电连接线180不会脱落，相应的也不会影响其他器件的电性能。此外，由于绝缘层的阻挡作用，也可以保证增加的伪接触孔160不会影响测试器件的电性能。
[0069] 图4示出了现有技术中另一种测试器件的结构，其与图1所示测试器件的区别在于：在介电层30与氧化层20之间还设置一功能层，所述功能层包括第一区域50和第二区域60，其中第一区域50的材料为采用TEOS为反应源形成的氧化硅，第二区域60的材料为多晶硅。由于氧化硅与多晶硅均不导电，因此该功能层绝缘。由于此时介电层30和电连接线40的材料和连接关系均与图1相同，因此切割中存在的电连接线40脱落的问题仍然存在。
[0070] 针对图4所示的测试器件，本实施方式另一实施例提供的测试器件如图5所示，包括：
[0071] 半导体衬底110；
[0072] 位于所述半导体衬底110上的氧化层120；
[0073] 位于所述氧化层120上的功能层，所述功能层包括第一区域50和第二区域60，所述第一区域50的材料为采用TEOS为反应源形成的氧化硅，第二区域60的材料为多晶硅；
[0074] 位于所述绝缘层上的介电层150，所述介电层150的材料为采用TEOS为反应源形成的氧化硅，所述介电层150中包括金属插塞（图中未示出）和伪接触孔160，所述伪接触孔160位于所述第二区域60上，且所述伪接触孔160的上表面面积与整个介电层150的上表面面积之比大于或等于20%，所述伪接触孔160的侧面包括隔离侧墙170；
[0075] 位于所述介电层150上的电连接线180。
[0076] 由于图4所示的测试器件中氧化层20与介电层30之间已经包括了绝缘层，且绝缘层的第二区域的材料与介电层30的材料不同，因此当绝缘层的第二区域60的区域足够大时，能够保证图5中第二区域60上的伪接触孔160的上表面面积与整个介电层150的上表面面积之比大于或等于20%时，图5所示的测试器件与图4相比则无需多添加绝缘层。
[0077] 本实施例同样可以通过伪接触孔160提高介电层150与电连接线180之间的粘合力，从而在切割该测试器件时，电连接线180不会脱落，相应的也不会影响其他器件的电性能。此外，由于第二区域60的阻挡作用，也可以保证增加的伪接触孔160不会影响测试器件的电性能。
[0078] 在本发明的其他实施例中，当图4中绝缘层的第二区域60的上表面面积与整个介电层的上表面面积之比小于20%时，则仍然需要在图5中功能层和介电层150之间多设置一层绝缘层，该新设置的绝缘层与图2中包括第一区域130和第二区域140的绝缘层类似，在此不再赘述。
[0079] 需要说明的是，在本发明的其他实施例中，所述测试器件还可以采用其他具体结构，其不限制本发明的保护范围。
[0080] 相应地，本实施方式还提供了一种测试器件的制作方法，包括：
[0081] 步骤S1，提供半导体衬底；
[0082] 步骤S2，采用TEOS为反应源在所述半导体衬底上形成氧化硅材料的介电层，在所述介电层中形成多个通孔，在部分数目的通孔中填充第一材料形成金属插塞，在剩余通孔中填充第二材料形成伪接触孔，所述第二材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%；
[0083] 步骤S3，在所述介电层上形成电连接线。
[0084] 其中，所述电连接线的材料可以包括铜、铝或铜铝合金；所述第一材料可以包括铜、铝或铜铝合金；所述第二材料可以依次包括：钛、氮化钛和钨。
[0085] 在所述介电层中形成通孔的步骤以及在通孔中填充第一材料以形成金属插塞的步骤均与现有技术相同，而在通孔中填充第二材料以形成伪接触孔的步骤与形成金属插塞的步骤类似，在此均不再赘述。
[0086] 形成所述伪接触孔还可以包括：在所述伪接触孔的侧面形成隔离侧墙，形成所述隔离侧墙的步骤与现有技术中在栅极结构的侧面形成隔离侧墙的步骤相同。
[0087] 优选地，在形成所述介电层之前，可以在所述半导体衬底上采用PVD、CVD或炉管法形成氧化层，所述氧化层的材料为氧化硅；在形成氧化层之后且在形成所述介电层之前，可以采用先沉积再刻蚀的工艺至少在部分所述氧化层上形成多晶硅或氮化硅等材料的绝缘层；从而在所述氧化层上和所述绝缘层上形成介电层，所述伪接触孔位于所述绝缘层上。
[0088] 采用上述方法制作的测试器件具体可以参考图2及相应的说明，在此不再赘述。
[0089] 相应地，本实施方式还提供了一种半导体器件，包括多个芯片和位于所述芯片之间的切割道，所述切割道中包括上述测试器件中的一个或多个。
[0090] 所述芯片可以包括金属插塞和栅极结构，所述栅极结构的侧面还可以包括隔离侧墙，其对于本领域的技术人员是熟知的，在此不再赘述。具体地，所述芯片可以为平面功率MOS管，也可以是其他器件。
[0091] 优选地，所述芯片的金属插塞的尺寸、材料可以分别与所述测试器件的金属插塞的尺寸、材料对应相同；所述芯片的金属插塞的尺寸与所述测试器件的伪接触孔的尺寸可以相同，从而可以同时形成所述芯片的金属插塞和所述测试器件的金属插塞，以节省步骤工艺，降低生产成本。
[0092] 优选地，所述芯片的隔离侧墙与所述伪接触孔的隔离侧墙的尺寸和材料可以均对应相同，从而可以同时形成所述芯片的隔离侧墙和所述伪接触孔的隔离侧墙，可以进一步节省步骤工艺，降低生产成本。
[0093] 由于测试器件中介电层和电连接线的粘合力比较好，因此在沿切割道切割测试器件时，不会有电连接线脱落，从而保证了分立芯片的电性能稳定。
[0094] 相应地，本实施方式还提供了一种半导体器件的制作方法，所述半导体器件包括多个芯片和位于所述芯片之间的切割道，采用上述测试器件的制作方法在所述切割道中形成所述测试器件。
[0095] 优选地，当所述芯片包括金属插塞时，可以同时形成所述芯片的金属插塞和所述测试器件的金属插塞，从而可以节省步骤工艺，降低生产成本。
[0096] 优选地，当所述芯片包括栅极结构和位于栅极结构侧面的隔离侧墙，所述伪接触孔的侧面包括隔离侧墙时，可以同时形成所述伪接触孔的隔离侧墙和所述芯片的隔离侧墙，从而可以进一步节省步骤工艺，降低生产成本。
[0097] 此外，当所述芯片包括多晶硅栅时，位于介电层和氧化层之间的绝缘层的第一区域可以与所述多晶硅栅同时形成，从而可以进一步节省步骤工艺，降低生产成本。
[0098] 本实施例在保证测试器件中的电连接线不脱落的前提下，采用与芯片中相同的步骤工艺，从而方法简单且容易实现，生产成本比较低。
[0099] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与
修改，因此本发明的保护范围应当以
权利要求所限定的范围为准。
