반도체 소자의 제조 방법{Method of manufacturing the semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 균일한 이온 주입 깊이 프로파일을 갖는 소스/드레인을 포함하는 리세스트 게이트 트랜지스터 제조 방법에 관한 것이다.

현재의 반도체 소자의 제조 기술은 고집적화가 요구된다. 이러한 반도체 소자의 고집적화를 위하여 예컨대, MOSFET의 게이트의 선폭을 축소하기 위한 많은 노력이 기울여지고 있다.

이처럼 반도체 소자의 게이트의 선폭이 축소됨에 따라 반도체 소자의 채널의 길이도 동시에 매우 짧아지고 있다. 상기 채널 길이가 짧아짐에 따라 트랜지스터의 문턱 전압이 급격히 낮아지는 이른바, 숏채널 효과(short channel effect)가 문제된다. 러한 쇼채널 효과를 개선하기 위하여 실리콘 기판에 홈(recess)을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하는 리세스드 게이트 트랜지스터(recessd gate transistor)가 주목받고 있다.

리세스드 게이트 트랜지스터는 일반적으로 반도체 기판 상에 옥사이드 하드 마스크 패턴을 형성하고, 상기 옥사이드 하드 마스크 패턴을 이용하여 상기 반도체 기판 내에 트랜치를 형성한다. 이어서 상기 트랜치 내부 및 반도체 기판 상에 게이트 산화막을 성장시킨 후 반도체 기판 전면에 게이트 폴리를 증착한다. 다음으로 증착된 게이트 폴리를 에치백 공정을 통하여 제거한 후 반도체 기판 전면에 폴리 옥사이드(poly oxide)를 형성한다. 이후 상기 폴리 옥사이드 상에 선택적인 이온 주입 공정을 수행하여 반도체 기판 내에 소스/드레인을 형성한다. 이때 상기 폴리옥사이드는 상기 소스/드레인 형성을 위한 이온 주입 버퍼 역할을 한다.

일반적인 고전력 반도체 소자의 경우 게이트 산화막의 두께가 예컨대, 450Å~500Å 정도되지만, 반도체 소자의 게이트 선폭이 줄어들게 되면서 게이트 산화막의 두께가 예컨대, 200Å~250Å정도로 얇아진다.

게이트 산화막의 두께가 얇아지면서 게이트 폴리에 대한 에치백 공정시 발생되는 플라즈마에 의하여 상기 게이트 산화막의 러프니스(roughness)가 나빠지게 될 수 있다. 게이트 산화막의 러프니스가 나빠짐에 따라 반도체 기판 전면에 폴리옥사이드 형성시, 원하는 일정한 두께의 폴리옥사이드가 형성되지 않을 수 있다. 즉 게이트 산화막의 러프니스가 나빠짐에 따라 비정상적으로 두껍거나 얇은 폴리 옥사이드가 성장하게 될 수 있다. 소스/드레인 형성을 위한 이온 주입 버퍼 역할을 하는 상기 폴리옥사이드가 비정상적인 두께를 갖는 경우 상기 폴리 옥사이드가 원하는 이온 주입 깊이의 프로파일(depth profile)을 갖지 못하여 반도체 소자의 신뢰성 및 안정성이 나빠질 수 있다.

본 발명이 이루고자 하는 기술적 과제는 균일한 이온 주입 깊이 프로파일을 갖는 소스/드레인을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 게이트 형성을 위한 트랜치를 형성하는 단계, 상기 트랜치가 형성된 반도체 기판 전면에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막이 형성된 반도체 기판 상에 게이트 폴리를 증착하는 단계, 상기 게이트 폴리를 에치백하여 상기 반도체 기판 상에 형성된 게이트 산화막을 노출시키는 단계, 노출된 게이트 산화막을 HF를 이용한 습식 식각을 통하여 제거하는 단계, 상기 반도체 기판 전면에 폴리 옥사이드막을 형성하는 단계, 및 상기 폴리 옥사이드막을 버퍼 산화막으로 이용하여 반도체 기판에 소스/드레인 형성을 위한 이온 주입을 하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 게이트 폴리 에치백에 의하여 거칠기가 나빠진 게이트 산화막을 습식 식각으로 제거한 후 폴리 옥사이드막을 균일하게 형성하고, 균일하게 형성된 폴리 옥사이드막을 버퍼 산화막으로 하여 소스/드레인 형성을 위한 불순물 이온 주입 공정을 수행함으로써 균일한 이온 주입 깊이 프로파일을 갖는 소스/드레인을 형성할 수 있다.

또한 균일한 이온 주입 깊이 프로파일을 갖는 소스/드레인을 형성함으로써 누설 전류 등을 방지할 수 있고, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있는 효과가 있다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

도 1 내지 도 9는 본 발명의 실시 예에 다른 리세스트 게이트 형성 방법을 나타내는 공정 단면도이다.

먼저 도 1에 도시된 바와 같이, 반도체 기판(110) 상에 제1 산화막(115)을 형성한다. 상기 제1 산화막(115) 상에 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(117)을 형성한다. 상기 포토레지스트 패턴(117)은 리세스 게이트 게이트가 형성될 상기 반도체 기판(110)의 일부를 노출시키도록 패턴화될 수 있다. 이어서 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 산화막을 식각하여 옥사이드 하드 마스크(oxide hard mask, 115-1)를 형성한 후 상기 포토레지스트 패턴을 애싱(ashing) 및 클리닝(cleaning) 공정을 통하여 제거한다.

다음으로 도 2에 도시된 바와 같이, 상기 옥사이드 하드 마스크(115-1)를 식각 마스크로 이용한 반응성 이온 식각(Reactive Ion Etch, RIE) 공정을 수행하여 상기 노출된 반도체 기판(110)의 일부를 식각하여 트랜치(122, 124)를 형성한다.

다음으로 도 3에 도시된 바와 같이 상기 옥사이드 하드 마스크(115-1)를 제거한 후 습식 식각 공정을 수행하여 상기 트랜치(122, 124) 하부 모서리 부분을 라 운딩한다.

다음으로 도 4에 도시된 바와 같이 상기 트랜치(122, 124)의 내부 및 상기 반도체 기판(110) 상에 열산화 공정을 수행하여 제2 산화막(130)을 성장시킨다. 상기 열산화 공정에 의해 형성된 제2 산화막(130)은 상기 트랜치(122, 124)의 상부 모서리 부분을 라운딩하고, 트랜치 형성을 위한 식각시 플라즈마에 의한 반도체 기판(110)의 데미지를 보충하는 역할을 한다. 예컨대, 상기 제2 산화막(130)은 400Å~500Å의 두께로 성장될 수 있다.

다음으로 도 5에 도시된 바와 같이, 상기 제2 산화막(130) 형성을 통하여 플라즈마에 의한 반도체 기판(110)의 데미지를 보충한 후 스트립 공정(strip process)을 통하여 상기 제2 산화막(130)을 제거한다.

상기 제2 산화막(130)을 제거한 후 열산화 방식에 의하여 상기 트랜치(122, 124) 내부 및 상기 반도체 기판(110) 상에 게이트 산화막(135)을 성장시킨다.

상기 게이트 산화막(135)이 형성된 반도체 기판(110) 전면에 CVD(chemicla vapor deposition)을 이용하여 게이트 폴리(140)를 증착한다.

다음으로 도 6에 도시된 바와 같이 상기 증착된 게이트 폴리(140)를 에치백(etch back) 공정을 통하여 제거한다. 예컨대, 반응성 이온 식각 공정을 수행하여 상기 게이트 산화막(135)이 노출될 때까지 상기 증착된 게이트 폴리(140)를 에치백할 수 있다. 반응성 이온 식각 공정은 고온의 플라즈마를 이용하여 식각 대상물을 식각하는 것이다. 그러므로 상기 게이트 폴리(140)를 에치백하는 공정 중에 상기 게이트 폴리(140) 하부에 형성된 게이트 산화막(135)이 고온의 플라즈마에 의 하여 데미지(demage)를 입게 될 수 있다. 이러한 고온의 플라즈마에 의한 데미지에 의하여 상기 게이트 산화막(135) 표면의 거칠기(roughness)가 나빠질 수 있다.

다음으로 도 7에 도시된 바와 같이 상기 반도체 기판(110) 상에 형성된 게이트 산화막(135)을 습식 식각을 이용하여 제거한다. 예컨대, HF와 H ₂ O의 비율을 1:100~200으로 하여 상기 반도체 기판(110) 상에 형성된 게이트 산화막(135)을 제거한다.

상기 습식 식각을 통하여 상기 플라즈마에 의한 데이지에 의하여 거칠기가 나빠진 반도체 기판(110) 상에 형성된 게이트 산화막(135)을 제거한다.

다음으로 도 8에 도시된 바와 같이, 반도체 기판(110) 상에 형성된 게이트 산화막(140)을 제거한 후 열산화 공정 또는 CVD 증착 기술을 이용하여 상기 반도체 기판(110) 전면에 제3 산화막(145), 즉 폴리 옥사이드막을 형성한다.

다음으로 도 9에 도시된 바와 같이 포토리쏘그라피 공정을 통하여 상기 폴리 옥사이드막(145) 상에 제2 포토레지스트 패턴(150)을 형성한다. 상기 제2 포토레지시트 패턴(150)은 소스/드레인이 형성될 영역에 대응하는 폴리옥사이드막(145)의 일부분을 노출시키도록 패터닝될 수 있다.

이어서 상기 제2 포토레지스트 패턴(150)을 이온 주입 마스크로 이용하여 상기 반도체 기판(110) 내에 불순물 이온(예컨대, B ⁺ (Boron) 이온)을 주입하여 소스/드레인 (150,155)을 형성한다.

본 발명의 실시 예에 따르면, 도 7 내지 도 9에 도시된 바와 같이 플라즈마 에 의한 데이지에 의하여 거칠기가 나빠진 게이트 산화막(135)이 습식 식각을 통하여 제거된 후 상기 폴리 옥사이드막(145)이 반도체 기판(110) 전면에 형성되므로 폴리 옥사이드막(145)은 반도체 기판(145) 상에 균일한 두께로 형성될 수 있다.

도 7에서 에치백된 게이트 폴리(142)를 제외한 반도체 기판(110) 상에 폴리 옥사이드막(145)이 균일한 두께로 형성될 수 있다. 상기 에치백된 게이트 폴리(142)를 제외한 반도체 기판(110) 상에 균일한 두께로 형성된 폴리 옥사이드막(145)을 버퍼 산화막으로 하여 소스/드레인(150,155) 형성을 위한 불순물 이온 주입 공정이 수행됨으로 이온 주입 깊이 프로파일이 균일할 수 있다.

따라서 균일한 이온 주입 깊이 프로파일을 갖는 소스/드레인을 형성할 수 있어 누설 전류 등을 방지할 수 있고, 이로 인하여 반도체 소자의 신뢰성 및 안정성을 확보할 수 있다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1 내지 도 9는 본 발명의 실시 예에 다른 리세스트 게이트 형성 방법을 나타내는 공정 단면도이다.

<도면 주요 부분에 대한 부호의 설명>

110: 반도체 기판, 115: 제1 산화막,

115-1: 옥사이드 하드 마스크, 117: 제1 포토레지스트 패턴,

122,124: 트랜치, 130: 제2 산화막,

135: 제3 산화막, 140: 게이트 폴리,

145: 폴리 옥사이드막, 150:제2 포토레지스트 패턴.