반도체 소자의 플로팅 게이트막 형성방법
专利汇可以提供반도체 소자의 플로팅 게이트막 형성방법专利检索，专利查询，专利分析的服务。并且PURPOSE: A manufacturing method of a floating gate layer for a semiconductor device is provided to improve a leakage current characteristic and cycling nature of a turner insulating layer by improving the electric thickness of the turner insulating layer. CONSTITUTION: A manufacturing method of a floating gate layer for a semiconductor device is comprised of the steps: preparing a semiconductor substrate(101) in which a turner insulating layer(103) is formed; forming a first silicon film(105a) containing a first dopant(107a) on the turner insulating layer; Forming the second silicon film(105b) containing a second dopant(107b) with higher concentration than the first dopant on the first silicon; and making the first silicon films and the second silicon films crystallization.，下面是반도체 소자의 플로팅 게이트막 형성방법专利的具体信息内容。
반도체 소자의 플로팅 게이트막 형성방법{Manufacturig method of floating gate layer for semiconductor device}
본 발명은 반도체 소자의 플로팅 게이트막 형성방법에 관한 것으로 특히, 반도체 소자에 포함된 터널 절연막의 전기적인 두께(EOT)증가 문제를 개선하면서 반도체 소자의 프로그램 문턱 전압 분포 특성을 확보할 수 있는 반도체 소자의 플로팅 게이트막 형성방법에 관한 것이다.
최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.
플래시 소자는 터널 절연막, 플로팅 게이트(Floating gate), 유전체막, 및 콘트롤 게이트가 적층된 게이트 패턴과 게이트 패턴 양측의 반도체 기판에 형성된 접합 영역을 포함한다. 접합 영역은 소스 영역과 드레인 영역을 포함한다. 소스 영역과 드레인 영역은 게이트 패턴 하부의 반도체 기판에 형성된 채널 영역을 사이 에 두고 마주한다.
이러한 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다.
프로그램 상태는 플로팅 게이트에 채널영역으로부터의 전하들이 충전되어 정보가 저장되는 상태이다. 채널영역으로부터의 전하들은 콘트롤 게이트에 고전압이 인가되면, 플로팅 게이트에 충전된다.
소거 상태는 플로팅 게이트에 충전된 전하들이 소스 영역이나 기판으로 빠져나가는 상태이다. 플로팅 게이트에 충전된 전하들은 반도체 기판의 벌크 영역(예를 들어, P웰)에 고전압이 인가되면, FN 터널링에 의해 소스 영역이나 기판으로 빠져나간다.
이와 같이 플래시 소자에서 전하 충전영역인 플로팅 게이트는 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막을 포함하는 이중구조의 폴리 실리콘막을 포함한다. 반도체 소자가 고집적화되면서 프로그램 문턱전압 분포(Vt) 특성을 개선하는 방안이 요구되고 있으며, 그 일환으로 터널 절연막과 접하는 언도프트 폴리 실리콘막의 그레인(grain) 크기를 감소시키기 위한 다양한 방법이 제안되고 있다.
한편, 이중 구조의 폴리 실리콘막 중 도프트 폴리 실리콘막에 포함된 도펀트는 열처리 공정을 통해 언도프트 폴리 실리콘막으로 확산된다. 이러한 도펀트는 콘트롤 게이트 및 반도체 기판의 벌크 사이에 전계 형성시 터널 절연막의 공핍층을 따라 이동하게 되는데, 이 경우 공핍층의 두께가 얇고 고전계가 되면 도펀트는 캐리어(carrier)가 되어 터널링에 의해 공핍층을 통과하게 된다. 그러나 전술한 바와 같이 언도프트 폴리 실리콘막의 그레인 사이즈가 작아지면서, 도프트 폴리 실리콘막으로부터의 도펀트가 언도프트 폴리 실리콘막의 그레인 경계에 머물며 터널 절연막의 공핍층을 따라 이동하는 캐리어 역할을 하지 못하게 된다. 이에 따라 터널 절연막의 공핍층의 두께(즉, 터널 절연막의 전기적 두께(EOT : Electrical Oxide Thickness))가 커지게 되어 반도체 소자의 구동이 어려워진다. 이를 해결하기 위해 터널 절연막의 물리적인 두께(POT : Physical Oxide Thickness)를 얇게 형성하여 터널 절연막의 전기적 두께를 개선하는 방안이 제안된 바 있다. 그러나 이 경우, 터널 절연막에서의 터널링 현상 제어가 어려워 터널 절연막의 누설 전류 특성 및 사이클링 특성이 열화된다.
본 발명은 반도체 소자에 포함된 터널 절연막의 전기적인 두께(EOT)증가 문제를 개선하면서 반도체 소자의 프로그램 문턱 전압 분포 특성을 확보할 수 있는 반도체 소자의 플로팅 게이트막 형성방법을 제공한다.
본 발명의 실시 예에 따른 플로팅 게이트막 형성방법은 터널 절연막이 형성된 반도체 기판을 마련하는 단계, 터널 절연막 상에 제1 도펀트를 포함하는 제1 실리콘막을 형성하는 단계, 제1 실리콘막 상에 제1 도펀트보다 높은 농도의 제2 도펀트를 포함하는 제2 실리콘막을 형성하는 단계, 및 제1 실리콘막 및 제2 실리콘막을 결정화시키는 단계를 포함한다.
제1 및 제2 도펀트는 인을 포함한다.
터널 절연막 상에 제1 도펀트를 포함하는 제1 실리콘막을 형성하는 단계에서 SiH 4 가스, N 2 O 가스 및 제1 도펀트를 포함하는 도핑가스가 주입된다.
N 2 O 가스량은 SiH 4 가스량의 1% 내지 5%로 주입된다.
SiH 4 가스는 500sccm 내지 3000 sccm의 유량으로 주입된다.
터널 절연막 상에 제2 도펀트를 포함하는 제2 실리콘막을 형성하는 단계에서 SiH 4 가스 및 제2 도펀트를 포함하는 도핑가스가 주입된다.
SiH 4 가스는 500sccm 내지 3000 sccm의 유량으로 주입된다.
터널 절연막 상에 제1 도펀트를 포함하는 제1 실리콘막을 형성하는 단계에서 제1 도펀트를 포함하는 도핑 가스가 주입되고, 제1 실리콘막 상에 제2 도펀트를 포함하는 제2 실리콘막을 형성하는 단계에서 제2 도펀트를 포함하는 도핑 가스가 주입되며, 제1 도펀트를 포함하는 도핑 가스량은 제2 도펀트를 포함하는 도핑가스량의 1% 내지 5%인 것이 바람직하다.
제1 도펀트를 포함하는 도핑가스 및 제2 도펀트를 포함하는 도핑가스는 PH 3 가스를 포함한다.
제2 도펀트를 포함하는 도핑가스는 30sccm 내지 150 sccm의 유량으로 주입된다.
제1 실리콘막을 형성하는 단계에서 제1 실리콘막은 100Å 내지 200Å의 두께로 형성된다.
제1 실리콘막을 형성하는 단계는 500℃ 내지 600℃의 온도 조건, 및 0.1Torr 내지 10 Torr의 압력 조건에서 실시된다.
제2 실리콘막을 형성하는 단계에서 제2 실리콘막은 600Å 내지 1500Å의 두께로 형성된다.
제2 실리콘막을 형성하는 단계는 500℃ 내지 600℃의 온도 조건, 및 0.1Torr 내지 10 Torr의 압력 조건에서 실시된다.
결정화 단계 이 후, 제1 실리콘막은 50Å 내지 100Å 크기로 형성된 다수의 그레인을 포함한다.
제1 및 제2 실리콘막을 결정화시키는 단계는 열처리를 통해 실시된다.
열처리는 N 2 가스가 주입되는 조건에서 실시된다.
본 발명은 제1 도전막의 그레인 사이즈를 작게 형성하여 반도체 소자의 프로그램 문턱전압(Program Vt)특성을 확보할 수 있다. 이와 더불어 본 발명은 제1 도전막에 포함된 그레인 내부에 도펀트가 포함될 수 있도록 함으로써 플로팅 게이트막과 반도체 기판 사이에 전계 인가시 하부 폴리 실리콘막 내부의 도펀트가 캐리어 역할을 할 수 있으므로 공핍층의 두께(즉, 터널 절연막의 전기적 두께)를 개선할 수 있다. 이와 같이 본 발명은 터널 절연막의 전기적 두께를 개선할 수 있으므로 터널 절연막의 물리적 두께를 확보하여 터널 절연막의 누설 전류 특성 및 사이클링 특성 등을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 플로팅 게이트막 형성방법을 나타내는 단면도들이다.
도 1a를 참조하면, 터널 절연막(103)이 형성된 반도체 기판(101) 상에 제1 도전막(105a)을 형성한다. 이러한 제1 도전막(105a)은 화학기상증착(chemical vapor deposition : CVD) 방법으로 형성될 수 있다.
제1 도전막(105a)은 플로팅 게이트막의 하부막으로서 제1 도펀트(107a)가 도핑된 실리콘막을 포함한다. 제1 도전막(105a)의 형성방법에 따라 후속 열처리 공정에서 결정화되는 제1 도전막(105a)의 그레인(grain) 사이즈가 결정된다. 제1 도전막(105a)의 그레인 사이즈는 터널 절연막(103)에 접하는 제1 도전막(105a)의 그레인 분포가 터널 절연막(103)의 전 영역에서 균일하도록 50Å 내지 100Å으로 작게 형성되는 것이 바람직하다. 제1 도전막(105a)의 그레인 사이즈가 작으면, 그 경계가 터널 절연막(103) 상에서 각 셀마다 균일하게 분포되기 때문에 각 셀마다 문턱 전압 특성이 균일해진다. 이와 같이 그레인 사이즈를 작게 형성하기 위하여, 제1 도전막(105a)을 형성하기 위한 가스와 함께 N 2 O 가스를 추가로 주입해야 한다. 그리고 제1 도전막(105a)의 두께를 100Å 내지 300Å로 제한해야 한다. 이 때, 제1 도전막(105a)의 그레인 사이즈를 작게 형성할 수 있는 것은 N 2 O 가스에 포함된 산소 때문인데, 순수하게 산소가스만 주입할 경우 산소량이 과도하여 제1 도전막(105a)을 산화시킬 수 있으므로 산소의 량을 미량으로 제어하기 위해 N 2 O 가스를 주입하는 것이다.
제1 도전막(105a)이 실리콘막인 경우, 제1 도전막(105a)을 형성하기 위해 주입되는 가스는 SiH 4 가스를 포함한다. SiH 4 가스는 500 sccm 내지 3000 sccm의 유량으로 500℃ 내지 600℃의 온도 및 0.1 Torr 내지 10 Torr의 압력으로 주입된다. 이 때, 제1 도전막(105a)의 그레인 사이즈를 작게 형성하기 위해 주입되는 N 2 O 가스는 SiH 4 가스량 대비 1% 내지 5%로 주입되는 것이 바람직하다. 또한 제1 도전막(105a)은 1Å/sec 내지 30Å/sec의 증착률로 증착될 수 있다.
제1 도전막(105a) 형성시 제1 도전막(105a) 내부에 제1 도펀트(107a)가 도핑될 수 있도록 제1 도펀트(107a)를 포함한 도핑가스를 함께 주입한다. 제1 도펀트(107a)는 인(Ph)등의 n형 불순물 이온을 포함한다. 제1 도펀트(107a)가 인(ph)을 포함하는 경우, N 2 O 가스 및 SiH 4 가스 주입할 때 인-시튜(in-situ) 방법으로 PH 3 가스를 함께 주입한다. 이 때, 제1 도전막(105a)에 도핑된 제1 도펀트(107a)의 농도는 후속 공정에서 제2 도전막에 도핑된 제2 도펀트의 농도보다 낮게 형성되는 것이 바람직하다. 이를 위하여, 제1 도전막(105a)의 형성시 주입되는 PH 3 가스량은 후속 공정에서 제2 도전막 형성시 주입되는 도핑가스량 대비 1% 내지 5%인 것이 바람직하다. 제1 도전막(105a)에 도핑된 제1 도펀트(107a)의 농도가 제2 도전막에 도핑된 제2 도펀트의 농도보다 높게 되면, 터널 절연막(103)의 사이클링 특성이 열화될 수 있으므로 제1 도전막(105a)에 도핑된 제1 도펀트(107a)의 농도 제어가 필 요하다.
도 1b를 참조하면, 제1 도전막(105a) 상에 제2 도전막(105b)을 형성한다. 이러한 제2 도전막(105b)은 화학기상 증착 방법 등으로 형성될 수 있다.
제2 도전막(105b)은 플로팅 게이트막의 상부막으로서 제2 도펀트(107b)가 도핑된 실리콘막을 포함한다. 제2 도전막(105b)은 SiH 4 가스를 500sccm 내지 3000 sccm의 유량으로 500℃ 내지 600℃의 온도 및 0.1Torr 내지 10 Torr의 압력에서 주입함으로써 형성된다. 이때 제2 도전막(105b)은 1Å/sec 내지 30Å/sec의 증착률로 증착된다. 제2 도전막(105b)의 증착 두께는 후속 공정에서 유전체막을 사이에 두고 형성되는 콘트롤 게이트막과의 커플링 비(Coupling ratio)에 영향을 끼치므로 적정 수준의 커플링 비를 위하여 600Å 내지 1500Å의 두께로 형성되는 것이 바람직하다.
또한 제2 도전막(105b) 형성시 제2 도전막(105b) 내부에 제2 도펀트(107b)가 도핑될 수 있도록 제2 도펀트(107b)를 포함한 도핑가스를 함께 주입한다. 제2 도펀트(107b)는 제1 도펀트(107a)와 동일하게 인(Ph)등의 n형 불순물 이온을 포함한다. 제2 도펀트(107b)가 인(ph)을 포함하는 경우, SiH 4 가스 주입할 때 인-시튜(in-situ) 방법으로 PH 3 가스를 함께 주입한다. 이 때, 제2 도전막(105b)에 도핑된 제2 도펀트(107b)의 농도는 후속 열처리 공정에서 제2 도펀트(107b)가 확산되어 제1 도전막(105a)의 그레인 경계에 머물며 터널절연막(103)의 공핍층 두께(즉, 터널 절연막의 전기적 두께)를 증가시키지 않도록 적정하게 제어되어야 한다. 이를 위하여, 제2 도전막(105b)의 형성시 주입되는 PH 3 가스의 유량은 30 sccm 내지 150 sccm인 것이 바람직하다.
상술한 제1 도전막(105a) 및 제2 도전막(105b)은 결정화 단계가 실시되기 전 까지 아몰포스(amorphous) 상태이다. 즉, 도 1b에 도시된 제1 도전막(105a) 및 제 도전막(105b)은 아몰포스 실리콘막을 포함한다.
도 1c를 참조하면, 제1 도펀트(107a)가 도핑된 제1 도전막(105a) 및 제2 도펀트(107b)가 도핑된 제2 도전막(105b)을 결정화시켜 플로팅 게이트막(105)을 형성한다.
제1 및 제2 도전막(105a, 105b)이 실리콘막으로 이루어진 경우, 결정화 후 제1 및 제2 도전막(105a, 105b)은 폴리 실리콘막이 된다.
제1 및 제2 도전막(105a, 105b)을 결정화시키기 위해 반도체 기판(101)을 열처리한다. 열처리 공정은 N 2 가스가 주입된 분위기에서 900℃보다 높은 온도로 30분 내지 1시간 동안 실시된다. 이러한 열처리 공정에 의해 제1 도전막(105a) 및 제2 도전막(105b)이 각각 결정화되며, 제2 도펀트(107b)가 제1 도전막(105a)으로 확산된다.
증착시 N 2 O가스가 주입되는 조건에서 형성된 제1 도전막(105a)은 결정화 후 제2 도전막(105b)에 비해 작은 그레인들로 구성될 수 있다. 또한 제1 도펀트(107a)가 제1 도전막(105a)의 결정화전에 미리 도핑된 상태이므로 제1 도펀트(107a)는 제1 도전막(105a)을 결정화하는 과정에서 제1 도전막(105a)의 그레인 내부에 존재할 수 있게 된다.
한편, 제2 도전막(105b)으로부터 제1 도전막(105a)으로 확산된 제2 도펀트(107b)는 그레인 사이즈가 작은 제1 도전막(105a)의 그레인 표면으로 확산될 확률이 높다. 그레인 표면은 에너지가 큰 영역이다. 이에 따라 플로팅 게이트막(105)과 반도체 기판(101) 사이에 전계가 인가되더라도 그레인 표면으로 확산된 제2 도펀트(105b)는 그레인 표면의 에너지에 의해 그레인 표면에 머물게 되므로 캐리어 역할을 할 수 없게 된다. 상술한 바와 같이 본 발명에서는 제1 도전막(105a) 형성시 미리 제1 도펀트(107a)를 도핑시켜 제1 도전막(105a)의 그레인 내부에 제1 도펀트(107a)가 도핑될 수 있도록 하였다. 그레인 내부는 그레인 표면에 비해 에너지가 작은 영역이어서 제1 도전막(105a)의 그레인 내부에 도핑된 제1 도펀트(107a)는 반도체 기판(101) 사이에 전계가 인가되면 캐리어 역할을 할 수 있으므로 터널 절연막(103)의 공핍층의 두께를 줄일 수 있다. 다시 말해서 제1 도펀트(107a)는 캐리어 역할을 수행하지 못하는 제2 도펀트(107b)를 보상하여 캐리어 역할을 함으로서 터널 절연막(103)의 전기적 두께(EOT)를 개선할 수 있다. 본 발명은 터널 절연막(103)의 전기적 두께를 개선할 수 있으므로 터널 절연막(103)의 물리적 두께(POT : Physical Oxide Thickness)를 적정 수준으로 확보할 수 있게 되어 터널 절연막(103)의 누설전류 특성 및 사이클링 특성을 확보할 수 있다.
도 2a 및 도 2b는 터널 절연막(103)의 전기적 두께(EOT) 변화를 설명하기 위한 도면이다.
도 2a를 참조하면, 종래와 같이 제1 도전막을 도핑하지 않은 상태에서 열처 리 공정으로 결정화를 실시한 후 전계를 인가하면, 반도체 기판과 플로팅 게이트막은 터널 절연막을 사이에 두고 PN 접합을 이룬다. 이 때, 제2 도전막으로부터 제1 도전막으로 확산된 도펀트가 캐리어 역할을 하지 못하므로 터널 절연막의 공핍층의 두께(즉, EOT의 두께(d1))가 커지게 된다.
이에 반해 도 2b를 참조하면, 본 발명을 적용하여 형성된 폴리 실리콘막의 경우 제1 도전막을 적정 수준으로 도핑한 상태에서 결정화를 실시한 후 전계를 인가하면, 반도체 기판과 플로팅 게이트막은 터널 절연막을 사이에 두고 PN접합을 이룬다. 이 때, 제2 도전막으로부터 제1 도전막으로 확산된 도펀트가 캐리어 역할을 하지 못하더라도 제1 도전막에 미리 도핑된 제1 도펀트가 캐리어 역할을 수행할 수 있게 된다. 이에 따라 본 발명에서 터널 절연막의 공핍층의 두께(즉, EOT의 두께(d2))는 도 2a에 도시된 종래에 비해 얇아져서 터널 절연막의 물리적 두께(POT)를 확보할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 플로팅 게이트막 형성방법을 나타내는 단면도들.
도 2a 및 도 2b는 터널 절연막의 전기적 두께 변화를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 터널 절연막
105a : 제1 도전막(제1 실리콘막) 105b :제2 도전막(제2 실리콘막)
107a : 제1 도펀트 107b : 제2 도펀트
105 : 플로팅 게이트막
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