반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 단채널 현상을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 소자는 고집적화를 달성하기 위한 방향으로 개발되고 있으며, 그에 따라 반도체 소자를 구성하는 패턴들의 폭 또한 감소하고 있는 추세이다.

반도체 소자는 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 패턴 및 게이트 패턴 양측의 반도체 기판에 형성된 접합 영역을 포함한다. 접합 영역은 소스 영역과 드레인 영역을 포함하며, 게이트 패턴 하부의 반도체 기판에 형성된 채널 영역을 사이에 두고 마주한다. 소스 영역 및 드레인 영역은 게이트 패턴 형성 후, 게이트 패턴을 마스크로 이온을 주입함으로써 형성되는데, 반도체 소자의 고집적화에 따라 게이트 패턴이 미세하게 형성됨에 따라 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역의 길이가 짧아지게 된다.

또한, 소스 영역 및 드레인 영역 형성을 위한 이온 주입 과정에서 소스 영역 및 드레인 영역에 주입되는 이온이 채널 영역으로 확산되는 TED(Transient Enhanced Diffusion) 현상이 발생할 수 있다. 이러한 TED 현상에 의해 채널 영역의 길이는 더욱 짧아지게 된다.

이와 같이 채널 영역의 길이가 짧아지게 되면 단채널 현상에 의해 누설전류가 발생하여 안정적인 반도체 소자의 구현이 어렵게 된다.

TED 현상이 N형 폴리 실리콘 게이트를 포함하는 매립 채널형 PMOS트랜지스터에 발생하는 경우, 반도체 소자는 누설 전류에 더욱 취약하게 된다. 이러한 누설 전류 특성을 개선하기 위하여 얕은 접합(shallower junction)을 형성하기도 하고, N형 폴리 실리콘 게이트 대신 P형 폴리 실리콘 게이트를 포함하는 표면 채널형 PMOS트랜지스터를 도입하는 방안이 제시되었다. 그러나 P형 폴리 실리콘 게이트를 형성하기 위한 도핑 처리시 에너지 오염(energy contamination) 또는 PER(Poly effective ratio)와 같은 새로운 문제를 야기한다. 이에 따라 TED현상에 의한 단채널 현상을 개선할 수 있는 새로운 방안이 요구된다.

본 발명은 단채널 현상 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.

본 발명에 따른 반도체 소자는 실리콘보다 질량이 큰 불순물 이온을 포함하는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 패턴, 및 게이트 패턴 양측의 반도체 기판에 형성된 접합 영역을 포함한다.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입하는 단계, 실리콘보다 질량이 큰 불순물 이온을 포함하는 반도체 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 게이트 패턴을 형성하는 단계, 및 게이트 패턴 양측의 반도체 기판에 접합 영역을 형성하는 단계를 포함한다.

반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입하는 단계에서 실리콘보다 질량이 큰 불순물 이온과 문턱전압 조절용 이온을 동시에 주입한다.

실리콘보다 질량이 큰 불순물 이온은 실리콘보다 질량이 큰 불순물 이온은 게이트 패턴 하부의 상기 반도체 기판의 채널 영역에 포함된다.

반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입하는 단계에서 1E12(ion/㎠) 내지 1E14(ion/㎠)의 실리콘보다 질량이 큰 불순물 이온이 5KeV 내지 100KeV의 에너지로 반도체 기판에 주입된다.

반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입하는 단계에서 실리콘보다 질량이 큰 불순물 이온이 반도체 기판에 대해 1°내지 45°로 틸트된 각도에서 주입된다.

실리콘보다 질량이 큰 불순물 이온은 게르마늄(Ge)을 포함한다.

게이트 패턴을 형성하는 단계는 n형 불순물이 도핑된 폴리 실리콘(doped poly silicon)막을 형성하는 단계를 포함한다.

n형 불순물이 도핑된 폴리 실리콘(doped poly silicon)막을 형성하는 단계는 500℃ 내지 650℃ 온도에서 SiH ₄ 가스 및 PH ₃ 가스를 이용하여 실시된다.

접합 영역을 형성하는 단계는 게이트 패턴을 마스크로 반도체 기판에 제1 농도의 불순물 이온을 주입하여 게이트 패턴 양측의 상기 반도체 기판에 제1 접합 영역을 형성하는 단계, 게이트 패턴의 측벽에 스페이서를 형성하는 단계, 및 게이트 패턴 및 스페이서를 마스크로 반도체 기판에 상기 제1 농도보다 높은 제2 농도의 불순물 이온을 주입하여 제2 접합 영역을 형성하는 단계를 포함한다.

게이트 패턴을 형성하는 단계 이 후 급속열산화방법(RTO : rapid temperature oxidation)으로 게이트 패턴 및 게이트 절연막을 포함하는 반도체 기판을 산화시키는 단계를 더 포함한다.

급속열산화방법으로 반도체 기판을 산화시키는 단계는 O ₂ 가스를 주입하고, 램프-업 비(Ramp-Up Rate)를 30℃/sec 내지 50℃/sec로 하여 어닐링함으로써 실시된다.

접합영역을 형성하는 단계는 B11 또는 BF2를 이용하여 접합영역에 p형 이온을 주입함으로써 실시된다.

접합영역을 형성하는 단계에서 1E13(ion/㎠) 내지 1E15(ion/㎠)의 상기 p형 이온이 5KeV 내지 100KeV의 에너지로 반도체 기판에 주입된다.

접합영역을 형성하는 단계에서 p형 이온은 기판에 대해 수직한 방향에서 주입된다.

본 발명은 반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입하여 반도체 기판에 인장 스트레스(Tensile Stress)를 가함으로써 불순물 이온 주입 후, 열에 의해 불순물 이온이 수평 방향으로 이동하는 TED(Transient Enhanced Diffusion)현상을 개선할 수 있다. 결과적으로 본 발명은 TED현상에 의해 채널 영역의 길이가 짧아지는 현상을 개선하여 반도체 소자의 누설 전류 특성을 개선함으로써 안정적으로 구동하는 반도체 소자를 제공할 수 있다.

특히, 본 발명은 단채널 현상이 두드러지게 문제시되었던 N형 폴리 실리콘 게이트를 포함하는 매립 채널형 PMOS트랜지스터에 적용되어 매립 채널형 PMOS트랜지스터의 전기적 특성을 개선할 수 있다. 이에 따라 본 발명은 매립 채널형 PMOS트랜지스터의 단채널 현상 때문에 주변회로영역에 도입되었던 P형 폴리 실리콘 게 이트를 포함하는 표면 채널형 PMOS트랜지스터를 매립 채널형 PMOS트랜지스터로 대체할 수 있다. 표면 채널형 PMOS트랜지스터 형성공정은 P형 폴리 게이트를 형성하기 위해 매립 채널형 PMOS트랜지스터보다 복잡한 공정을 포함하는데, 본 발명에서는 이러한 표면 채널형 PMOS트랜지스터 대신 매립 채널형 PMOS트랜지스터를 적용할 수 있으므로 반도체 소자의 제조 공정을 단순화할 수 있다.

그리고 본 발명은 채널영역의 2차원적 길이가 짧더라도 실리콘보다 질량이 큰 불순물 이온을 반도체 기판에 주입하여 캐리어의 이동거리를 3차원적으로 증가시킴으로써 전계 인가시 소스 영역과 드레인 영역 사이를 이동하는 캐리어의 이동거리 증가시킬 수 있으므로 트랜지스터의 포화 전류(saturation current)를 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

본 발명에 따른 반도체 소자는 셀 어레이 영역 및 셀 어레이 영역 외부에 형성된 주변 회로 영역을 포함한다. 셀 어레이 영역 및 주변 영역에는 다수의 트랜지스터가 형성된다. 셀 어레이 영역 및 주변 회로 영역에 형성된 트랜지스터들은 PMOS구조 및 NMOS구조를 포함한다. 이하에서는 주변 회로 영역에 형성된 PMOS 구조를 예로 들어 설명한다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타내는 도면이고, 도 2a 및 도 2b는 실리콘(Si)으로 구성된 반도체 기판 및 실리콘으로 구성된 반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입했을 경우 반도체 기판의 내부 구조를 비교한 것이다.

도 1a를 참조하면, 실리콘보다 질량이 큰 불순물 이온을 반도체 기판(101)에 주입한다. 실리콘보다 질량이 큰 불순물은 반도체 기판(101)에 인장 스트레스(tensile stress)를 가한다. 이에 따라 후속 공정에서 형성되는 제1 및 제2 접합영역 중 어느 하나의 접합 영역에 소정의 전압을 인가할 때, 다른 하나의 접합 영역으로 이동하는 캐리어의 이동거리를 3차원적으로 증가시킬 수 있다. 실리콘보다 질량이 큰 불순물 이온은 4가의 게르마늄(Ge)을 포함한다.

도 2a 및 도 2b를 결부하면, 캐리어는 반도체 기판을 구성하는 입자의 표면을 따라 이동하게 된다. 도 2a에 도시된 바와 같이 반도체 기판에 실리콘(Si) 입자만으로 포함된 경우, 실리콘(Si) 입자들은 질서 정연하게 배열된다. 이에 따라 캐리어가 실리콘(Si) 입자만으로 구성된 반도체 기판 내부를 이동하는 경우, 캐리어는 거의 수평방향으로 이동하게 된다. 반면, 도 2b에 도시된 바와 같이 반도체 기판에 실리콘(Si)입자 및 게르마늄(Ge)입자가 포함된 경우, 실리콘(Si)보다 상대적으로 질량이 큰 게르마늄(Ge) 입자에 의해 반도체 기판의 내부구조가 무질서하게 된다. 이에 따라 캐리어가 실리콘(Si)입자 및 게르마늄(Ge) 입자로 구성된 반도체 기판 내부를 이동하는 경우, 캐리어는 수평방향 뿐 아니라 수직 방향으로 이동하게 되어 캐리어의 이동거리가 도 2a에서에 비해 3차원적으로 증가하게 된다. 이때, 게르마늄(Ge) 입자는 캐리어 이동거리를 최대화하기 위해 일정량으로 제한되어 주입되는 것이 바람직하다. 이는 너무 적거나 많은 양의 게르마늄(Ge) 이온이 주입된 경우, 반도체 기판의 내부를 구성하는 입자들이 질서정연하게 배치되어 캐리어의 이동거리를 증가시킬 수 없기 때문이다. 보다 구체적으로 실리콘보다 질량이 큰 불순물 이온의 도즈(dose)는 캐리어가 이동하는 거리를 최대화하기 위해 1E12(ion/cm ² ) 내지 1E14(ion/cm ² )인 것이 바람직하다. 이 때, 이온 주입에너지는 5KeV 내지 100KeV인 것이 바람직하다. 이온 주입 각도는 이온의 채널링(channeling)을 억제하기 위해 기판에 대해 1°내지 45°로 틸트되는 것이 바람직하다.

실리콘보다 질량이 큰 불순물은 후속 공정에서 게이트 패턴이 형성될 영역에 한정되어 주입되거나, 문턱 전압(Vth) 조절용 불순물 이온 주입 공정시 문턱 전압 조절용 불순물 이온과 함께 주입될 수 있다.

도 1b를 참조하면, 실리콘보다 질량이 큰 불순물을 포함하는 반도체 기판(101)을 식각하여 트랜치를 형성하고, 트랜치 내부에 소자 분리막(105)을 형성한 후, 반도체 기판(101) 상에 게이트 절연막(103) 및 게이트 패턴(107)을 형성할 수 있다. 이와는 달리 게이트 패턴(107)을 먼저 형성한 후, 소자 분리막(105)을 형성할 수 있다. 보다 상세히 하면, 실리콘보다 질량이 큰 불순물을 포함하는 반도체 기판(101)상에 게이트 절연막(103) 및 게이트 패턴(107)을 형성하기 위한 게이트 도전막을 증착한 후, 게이트 도전막, 게이트 절연막(103) 및 반도체 기판(101)을 식각함으로써 게이트 패턴(107)이 패터닝됨과 아울러 반도체 기판(101)에 트랜치가 형성된다. 이 후, 트랜치 내부를 절연물질로 매립함으로써 소자 분리막(105)을 형성할 수 있다.

게이트 패턴(107)은 폴리 실리콘으로 이루어진 단일막일 수 있으나, 게이트 패턴(107)의 비저항 감소 및 고속동작을 위해 폴리 실리콘막 상에 금속막이 적층된 구조로 형성될 수 있다.

폴리 실리콘막은 인(P31)등을 포함하는 n형 불순물이 도핑된 것을 이용하는 것이 바람직하다. n형 불순물이 도핑된 폴리 실리콘막은 500℃ 내지 650℃ 온도에서 SiH ₄ 가스 및 PH ₃ 가스를 이용한 증착 방법을 통해 형성된다. 이 때 n형 불순물이 도핑된 폴리 실리콘막은 300Å 내지 2000Å의 두께로 형성되는 것이 바람직하다. 이와 같이 n형 불순물이 도핑된 폴리 실리콘막은 폴리 실리콘막 증착시 이용되는 가스에 n형 불순물을 포함시켜 형성된다. 따라서 n형 폴리 실리콘막은 별도의 이온 주입 공정을 추가로 실시하지 않더라도 폴리 실리콘막 증착과 동시에 n형 불순물이 폴리 실리콘막에 균일한 농도로 균일하게 도핑되므로 단순한 공정을 통해 형성될 수 있다.

금속막은 확산 방지막 역할을 하는 금속 질화막을 사이에 두고 폴리 실리콘막 상에 적층될 수 있다. 예를 들어, 금속 질화막으로는 텅스텐 질화막(WNx)이 이 용되고, 금속막으로는 텅스텐막(W)이 이용될 수 있다.

게이트 패턴(107)은 게이트 패턴(107)을 구성하는 막들을 순차적으로 증착한 후, 하드 마스크 패턴을 마스크로 증착된 막들을 식각함으로써 형성할 수 있다. 이 때, 하드 마스크 패턴을 마스크로 게이트 절연막(103)이 추가로 식각될 수 있다.

게이트 패턴(107) 형성 후, 게이트 패턴(107)을 마스크로 제1 농도로 이온을 주입하여 제1 접합영역(101a)을 더 형성할 수 있다. PMOS의 경우, 제1 접합영역(101a)에는 보른 등의 p형 불순물 이온이 주입된다.

도 1c를 참조하면, 게이트 패턴(107) 형성 후, 게이트 패턴(107)과 게이트 절연막(103)을 보호하기 위해 급속열산화방법(RTO : rapid temperature oxidation)으로 게이트 패턴(107)과 게이트 절연막(103)을 포함하는 반도체 기판(101)을 산화시킨다. 급속열산화를 통해 반도체 기판(101) 내부의 결함들이 제거됨과 동시에 게이트 패턴(107)의 측벽이 산화되는 것을 방지할 수 있다. 또한 급속열산화 공정진행시 제1 접합 영역(101a)의 재결정화(recrystallization)와 실리콘보다 질량이 큰 불순물 이온의 활성화가 동시에 이루어질 수 있다. 이를 위하여, 급속 열산화 공정은 O ₂ 분위기에서 램프-업 비(Ramp-Up Rate)를 30℃/sec 내지 50℃/sec로 하여 어닐링하여 실시하는 것이 바람직하다.

이 후 후속 공정으로부터 게이트 패턴(107)을 보호하기 위해 게이트 패턴(105) 측벽에 스페이서(109)를 형성할 수 있다. 스페이서(109)는 TEOS(tetraethly orthosilicate)등을 이용하여 스페이서막을 형성한 후, 스페이서막을 에치백 공정으로 식각함으로써 형성할 수 있다.

도 1d를 참조하면, 게이트 패턴(107) 및 스페이서(109)를 마스크로 반도체 기판(101)에 제1 농도보다 높은 제2 농도로 이온을 주입하여 제2 접합영역(101b)을 형성한다. 이에 따라 반도체 기판(101)에는 제1 및 제2 접합 영역(101a, 101b)을 포함하는 LDD(Lightly Doped Drain)구조의 소스 영역 및 드레인 영역이 형성된다. 여기서, 소스 영역은 게이트 패턴(107) 일측의 반도체 기판에 형성되며, 드레인 영역은 게이트 패턴(107) 타측의 반도체 기판에 형성된다.

스페이서(109)는 제2 접합영역(101b) 형성을 위한 이온 주입시 가해지는 에너지에 의해 스페이서(109) 하부의 실리콘 분자들 사이의 본딩 구조 또는 실리콘보다 질량이 큰 불순물 및 실리콘 사이의 본딩 구조가 손상되는 것을 방지할 수 있다.

PMOS의 경우, 제1 및 제2 접합영역(101S, 101D)에 주입되는 불순물 이온은 p형이며 B11 또는 BF2를 이용하여 주입될 수 있다. 이 때, 제2 접합영역(101b)의 깊이는 제1 접합 영역(101a)을 수직방향으로 완전히 덮을 수 있도록 제1 접합영역(101a)보다 깊게 형성되는 것이 바람직하다. 또한 제2 접합영역(101b)에 이온을 주입할 때, p형 불순물이 수평방향으로 확산되는 것을 방지함과 아울러 반도체 기판(101)을 손상시키는 것을 방지하기 위해 p형 불순물 이온은 반도체 기판(101)에 대해 수직한 방향에서 주입되는 것이 바람직하다. 또한, 제2 접합영역(101b) 형성 시 이온 주입에너지는 5KeV 내지 100KeV인 것이 바람직하다. 이때 주입되는 이온 의 도즈(dose)는 1E13(ion/cm ² ) 내지 1E15(ion/cm ² )인 것이 바람직하다.

제2 접합영역(101b)의 형성 후 반도체 공정의 일반적인 금속배선 공정과 절연막 형성 공정을 진행한다. 이와 같은 후속 공정 진행시 실시되는 열처리 공정 후에도 제1 및 제2 접합영역(101a, 101b)에 주입된 불순물 이온이 실리콘보다 질량이 큰 불순물 이온에 의해 수평방향으로 이동하는 현상이 개선된다. 이에 따라 수직한 측벽을 가지도록 설계된 제1 및 제2 접합영역(101a, 101b) 사이의 채널 영역은 설계 당시의 수직상태를 거의 유지할 수 있다. 즉, 채널 영역의 측벽은 종래보다 수직에 가깝게 형성될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타내는 도면.

도 2a 및 도 2b는 실리콘으로 구성된 반도체 기판 및 실리콘으로 구성된 반도체 기판에 실리콘보다 질량이 큰 불순물 이온을 주입했을 경우 반도체 기판의 내부 구조를 비교한 도면.

<도면의 주요 부분에 대한 부호의 설명>

101 : 반도체 기판 101a : 제1 접합 영역

101b : 제2 접합 영역 103 : 게이트 절연막

105 : 소자 분리막 107 : 게이트 패턴

109 : 스페이서