集成ESD防护的Trench VDMOS器件及制造方法
技术领域
[0001] 本
发明属于
半导体功率器件技术领域，涉及一种集成ESD防护的Trench VDMOS器件及其制造方法。
背景技术
[0002] 提高器件性能、降低器件成本，是推动功率半导体器件不断向前发展的两个重要动
力。功率半导体器件中的一个重要组成部分：沟槽型功率MOS器件经过不断的更新发展，通过四次
光刻的工艺技术便可实现完整的器件制造加工工艺，并且已经广泛应用于产品大生产。
[0003] 目前中国
专利ZL 200710302461.4和ZL 200810019085.2中所公开了《一种深沟槽大功率 MOS器件及其制造方法》，涉及了一种利用四次光刻技术制造的沟槽型功率MOS器件；所述沟槽型功率MOS器件的结构如中国专利ZL200710302461.4中
附图4和 ZL200810019085.2中附图4所示。所述中国专利ZL 200710302461.4和ZL 200810019085.2 发明的基本思想是：沟槽型功率MOS器件，在所述MOS器件的截面上，包括由沟槽型元胞构成的器件有源区和采用沟槽型结构形成的器件终端保护区；所述终端保护区包括沟槽型的保护环和沟槽型的截止环，并且所述保护环与截止环的相对应沟槽互相独立，即保护环内的分压沟槽与截止环内的截止沟槽间间隔一定距离。所述中国专利ZL200710302461.4和ZL 200810019085.2还公开了形成MOS器件结构的制造方法，所述制造方法公开了利用四次光刻形成MOS结构，其包括使用沟槽光刻版形成沟槽，使用源
极光刻版形成N+有源区，使用孔光刻版形成孔与P+区，使用金属光刻版形成金属
电极。
[0004] 中国专利ZL200710302461.4和ZL200810019085.2结构中的终端保护区包括至少一个沟槽结构的分压环，并且第二导电类型的阱层存在于整个终端保护区，如图1所示；但从实际仿真结果来看，当器件反向耐压时，靠近有源区的第一个沟槽结构分压环承担了绝大多数的
电压降，而且由于耗尽层会沿所述第一个沟槽结构分压环的
侧壁向上弯曲至
硅表面，具体来讲，沿靠近有源区一侧的沟槽侧壁；因此，耗尽层宽度较原有平行于硅表面方向的耗尽层宽度收窄许多，导致平行于沟槽侧壁方向上的耗尽层内电势线过于密集，容易在所述位于沟槽侧壁上的薄绝缘栅
氧化层表面上形成过强
电场，降低器件的耐压可靠性。
[0005] 沟槽功率MOS的栅极氧化层厚度比较薄，这种结构特点决定了沟槽功率MOS器件是静电敏感型器件。随着工艺
水平的不断提高和沟槽功率MOS器件制程大幅改进，器件尺寸不断缩小，栅氧化层厚度也越来越薄，这将更不利于器件抗
静电放电(electro-static discharge， ESD)承受能力。因此，改善沟槽功率MOS器件静电放电防护的能力对提高产品的可靠性具有不可忽视的作用。ESD问题造成的失效包括破坏性失效和潜在性失效两种。破坏性失效会导致器件的氧化层、
PN结，甚至绝缘层击穿等，致使器件完全丧失功能，无法正常工作；而潜在性失效虽然不会直接破坏器件的功能性，但是会在器件的内部造成损伤，从而减弱器件的抗电过
应力的能力、缩短器件的工作寿命等，影响其应用
电路的可靠性。
[0006] 目前，常用的ESD防护结构包括可控硅(SCR)、栅接地的NMOS(GGNMOS)、栅接地的 PMOS(GGPMOS)、
多晶硅/体硅形成的
二极管、体硅二极管以及
电阻等。此类ESD保护结构常常用于集成电路的I/O防护结构中，而很少应用于分立元器件。多晶硅/体硅形成的二极管以及体硅二极管等ESD保护结构虽然工艺实现比较简单，但是存在漏源
电流大、寄生效应明显、衬底耦合噪声大等缺点，会引起器件的损伤，不利于器件的正常工作。
发明内容
[0007] 本发明的目的是克服
现有技术存在的不足，提供一种集成ESD防护的Trench VDMOS器件及其制造方法，其提高了Trench VDMOS器件的耐压能力与抗ESD性能。与现有四次光刻技术的Trench VDMOS相比，仅增加ESD Pooly光刻，该结构
稳定性好、工艺可操作性强， ESD防护可靠且与MOS器件制造工艺兼容。
[0008] 为解决上述技术问题，本发明所采用的技术方案如下：
[0009] 一种集成ESD防护的Trench VDMOS器件，包括Trench VDMOS结构和ESD保护结构；
[0010] Trench VDMOS结构包括元胞区和终端保护区，所述元胞区包括多个结构相同并依次连接的元胞，包括第一导电类型衬底11，位于第一导电类型衬底11之上的第一导电类型漂移区 12，位于第一导电类型漂移区12上方的第二导电类型阱区21，位于第二导电类型阱区21之上的第一导电类型源极
接触区13以及第二导电类型源极接触区22，源极金属51位于金属前介质32上方并与第二导电类型源极接触区22、第一导电类型源极接触区13相接触，元胞区还包括伸入到第一导电类型漂移区12内的
深槽1，以及位于深槽1内部的栅介质层31和多晶硅填充物41，位于多晶硅填充物41上方的金属前介质32；所述多晶硅填充物41上表面高于第二导电类型阱区21上表面，并且多晶硅填充物41的下表面低于第一导电类型漂移区12 的上表面；
[0011] 所述终端保护区包括分压环2和截止环3，包括第二导电类型阱区21，位于第一导电类型漂移区12上方的硬掩膜介质层33，位于硬掩膜介质层33上方的第二导电类型多晶硅区域 23，以及位于第二导电类型多晶硅区域23上方的浮空金属环55，位于第二导电类型多晶硅区域23上方与第一导电类型接触14相接触的截止环金属54。
[0012] ESD保护结构包括若干个
齐纳二极管单元，所述ESD保护结构接在Trench VDMOS结构的
栅极金属52和源极金属51两端。
[0013] 作为优选方式，深槽的延伸端为一个直径大于深槽宽度的圆形引线终端，或者为边长大于深槽宽度的多边形引线终端，栅电极引线孔开设在该引线终端
位置上，使得金属与深槽内部多晶硅相连。
[0014] 作为优选方式，所述ESD保护结构位于硬掩膜介质层33上方，包括第一导电型多晶硅区域15，第二导电类型多晶硅区域23，位于多晶硅表面的金属前介质32，所述第一导电类型多晶硅区域15与第二导电类型多晶硅区域23间隔排列，源极金属51和栅极金属52位于金属前介质上方，并与第二导电类型多晶硅区域23或者第一导电类型多晶硅区域15接触。
[0015] 作为优选方式，第二导电类型源极接触区22置于第二导电类型阱区21内，源极金属51 伸入到第二导电类型源极接触区22上方并短接第一导电类型源端接触区13与第二导电类型源极接触区22。
[0016] 作为优选方式，第二导电类型源极接触区22在y方向上与第一导电类型源极接触区13 间隔排列，y方向平行于深槽1的长度方向。
[0017] 作为优选方式，所述第一导电类型源极接触区13的掺杂浓度高于第二导电类型源极接触区22的掺杂浓度。
[0018] 作为优选方式，第一导电类型为N型，第二导电类型为P型，或者第一导电类型为P型，第二导电类型为N型。
[0019] 本发明还提供一种所述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
[0020] 步骤1，采用第一导电类型衬底11，
外延形成第一导电类型漂移区12；
[0021] 步骤2，热生长或者淀积SiO2形成硬掩膜介质层33；
[0022] 步骤3，采用光刻、
刻蚀工艺形成深槽；
[0023] 步骤4，热生长形成栅介质层31；
[0024] 步骤5，淀积多晶硅，刻蚀多晶硅，形成栅电极；
[0025] 步骤6，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
[0026] 步骤7，通过注入第二导电类型离子，形成第二导电类型阱区21；
[0027] 步骤8，
干法刻蚀硬掩膜，形成有源区；
[0028] 步骤9，通过第一导电类型
离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域15；
[0029] 步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
[0030] 步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
[0031] 步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属 54；
[0032] 步骤13，衬底减薄，背面
金属化形成漏极金属53。
[0033] 本发明的有益效果为：本发明所述Trench VDMOS根据耐压要求可以调整分压环数量以及分压环间距，且本发明所述ESD保护结构位于硬掩膜SiO2上Trench VDMOS单元隔离，并且与Trench VDMOS制造工艺兼容。在不影响器件性能的前提下，减少有源区光刻版，降低制造成本。
附图说明
[0034] 图1是对比文件关态耐压仿真图。
[0035] 图2是本发明
实施例1提供的一种集成ESD防护的Trench VDMOS俯视平面示意图。
[0036] 图3是图2的A-A’剖面图。
[0037] 图4是图2的B-B’剖面图。
[0038] 图5是图2的C-C’剖面图。
[0039] 图6是本发明实施例2提供的Trench VDMOS截面图。
[0040] 图7是本发明实施例3提供的Trench VDMOS截面图。
[0041] 图8是本发明实施例3提供的Trench VDMOS元胞区结构示意图。
[0042] 图9(a)-9(i)是本发明实施例1制造方法的工艺
流程图。
[0043] 1为深槽，2为分压环，3为截止环，11为第一导电类型衬底，12为第一导电类型漂移区， 13为第一导电类型源极接触区，14为第一导电类型接触，15为第一导电类型多晶硅区域， 21为第二导电类型阱区，22为第二导电类型源极接触区，23为第二导电类型多晶硅区域， 31为栅介质层，32为金属前介质，33为硬掩膜介质层，41为多晶硅填充物，51为源极金属， 52为栅极金属，53为漏极金属，54为截止环金属，55浮空金属环。
具体实施方式
[0044] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本
说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0045] 实施例1
[0046] 一种集成ESD防护的Trench VDMOS，包括Trench VDMOS结构和ESD保护结构；
[0047] Trench VDMOS结构包括元胞区和终端保护区，所述元胞区包括多个结构相同并依次连接的元胞，包括第一导电类型衬底11，位于第一导电类型衬底11之上的第一导电类型漂移区12，位于第一导电类型漂移区12上方的第二导电类型阱区21，位于第二导电类型阱区21之上的第一导电类型源极接触区13以及第二导电类型源极接触区22，源极金属51位于金属前介质32上方并与第二导电类型源极接触区22、第一导电类型源极接触区13相接触，元胞区还包括伸入到第一导电类型漂移区12内的深槽1，以及位于深槽1内部的栅介质层31和多晶硅填充物41，位于多晶硅填充物41上方的金属前介质32；所述多晶硅填充物41上表面高于第二导电类型阱区21上表面，并且多晶硅填充物41的下表面低于第一导电类型漂移区12 的上表面；
[0048] 所述终端保护区包括分压环2和截止环3，包括第二导电类型阱区21，位于第一导电类型漂移区12上方的硬掩膜介质层33，位于硬掩膜介质层33上方的第二导电类型多晶硅区域 23，以及位于第二导电类型多晶硅区域23上方的浮空金属环55，位于第二导电类型多晶硅区域23上方与第一导电类型接触14相接触的截止环金属54。
[0049] ESD保护结构包括若干个齐纳二极管单元，所述ESD保护结构接在Trench VDMOS结构的栅极金属52和源极金属51两端。
[0050] 图1为对比文件关态耐压仿真图，从实际仿真结果来看，当器件反向耐压时，靠近有源区的第一个沟槽结构分压环承担了绝大多数的电压降，而且由于耗尽层会沿所述第一个沟槽结构分压环的侧壁向上弯曲至硅表面，具体来讲，沿靠近有源区一侧的沟槽侧壁；因此，耗尽层宽度较原有平行于硅表面方向的耗尽层宽度收窄许多，导致平行于沟槽侧壁方向上的耗尽层内电势线过于密集，容易在所述位于沟槽侧壁上的薄绝缘栅氧化层表面上形成过强电场，降低器件的耐压可靠性。
[0051] 图2为一种集成ESD防护的Trench VDMOS器件的俯视平面示意图。从图中可以看出， MOS器件中心区设有条形元胞阵列，元胞外围设有终端保护环，ESD保护结构位于栅Pad 下方。终端保护环由位于
内圈的分压环和
外圈的截止环组成。本实施例分压环为两个但也可以采用一个或两个以上保护环结构，这需要根据Trench VDMOS所需
击穿电压来确定。
[0052] 图3为图2的A-A’剖面图，该图是本发明实施例Trench VDMOS器件截面图。从图中可以看出，分压环采用浮空场限环，包括第二导电类型阱区21，位于第一导电类型漂移区12 上方的硬掩膜介质层33，位于硬掩膜介质层33上方的第二导电类型多晶硅区域23，以及位于第二导电类型多晶硅区域23上方的浮空金属环55，第二导电类型阱区21与浮空金属环55 呈浮置状态，形成终端分压环。截止环金属54将截止环3内第一导电类型接触14与第二导电类型多晶硅区域23连接成等电位，形成截止环。
[0053] 图4是图2的B-B’剖面图，该图是本发明实施例Trench VDMOS器件栅极引出截面图，深槽的延伸端为一个直径大于深槽宽度的圆形引线终端，或者边长大于深槽宽度的多边形引线终端，栅电极引线孔开设在该引线终端位置上，使得金属与深槽内部多晶硅相连。
[0054] 图5是图2的C-C’剖面图，该图是本发明实施例ESD防护结构示意图，所述ESD保护结构位于硬掩膜介质层33上方，包括第一导电型多晶硅区域15，第二导电类型多晶硅区域 23，位于多晶硅表面的金属前介质32，所述第一导电类型多晶硅区域15与第二导电类型多晶硅区域23间隔排列，源极金属51和栅极金属52位于金属前介质上方，并与第二导电类型多晶硅区域23或者第一导电类型多晶硅区域15接触。
[0055] 作为优选方式，第一导电类型为N型，第二导电类型为P型，或者第一导电类型为P型，第二导电类型为N型。
[0056] 实施例1的基本工作原理如下：
[0057] 所述分压环2，所述分压环2围绕元胞区1的中心；当MOS器件正常偏置时，源极接地，漏极金属53加正向
偏压，主结反偏形成耗尽层。由于组成主结的第一导电类型漂移区12的浓度远小第二导电类型阱区21的浓度，因此耗尽层主要向第一导电类型漂移区12一侧扩展。当水平方向的耗尽层扩展接触到靠近元胞区1的分压环2时，所述分压环2对应的第二导电类型阱区21的多数载流子就会流入耗尽层，所述分压环2产生的水平电场与原主结耗尽层的水平电场方向相反，从而起到了分担主结电压的目的。同理，当耗尽区继续向外扩展，接触到外圈的分压环2时，所述分压环2起到相同的效果，直至耗尽层扩展到最外圈分压环2，所述耗尽层的电势线收于最外圈分压环2外侧的半导体
基板表面的金属前介质32。由于偏置电压被分压环2削弱，因此相比ZL200710302461.4和ZL 200810019085.2中公开的沟槽型保护终端，本发明在整个分压保护区，尤其是最外圈分压环2边缘与半导体基板表面相交处的电场会更加的平均，避免了局部电场过强，容易导致过早击穿的情况发生，提升器件耐压可靠性。而且，相比较ZL201010005206.5中附图6公开的结构，需要通过增加光刻有源区光刻版形成场氧，本发明利用ESD保护结构的poly光刻版实现第二导电类型阱区21，进一步降低了成本。
[0058] 当栅极电压大于ESD保护结构触发电压时，电流经过栅极金属52-ESD保护护结构-源极金属51，避免栅氧化层被高压击穿，提升Trench VDMOS可靠性。
[0059] 实施例2
[0060] 图6是实施例2提供的Trench VDMOS剖面图，与实施例1的区别在于，第二导电类型源极接触区22置于第二导电类型阱区21内，源极金属51伸入到第二导电类型源极接触区 22上方并短接第一导电类型源端接触区13与第二导电类型源极接触区22。
[0061] 实施例3
[0062] 图7是实施例3提供的Trench VDMOS剖面图，与实施例1的区别在于，第二导电类型源极接触区22在y方向上与第一导电类型源极接触区13间隔排列。y方向平行于深槽1的长度方向。
[0063] 图8是实施例3提供的Trench VDMOS元胞区结构示意图，所述第一导电类型源极接触区13掺杂浓度高于第二导电类型源极接触区22掺杂浓度。
[0064] 如图9(a)-9(i)，本实施例还提供一种上述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
[0065] 步骤1，采用第一导电类型衬底11，外延形成第一导电类型漂移区12；
[0066] 步骤2，热生长或者淀积SiO2形成硬掩膜介质层33；
[0067] 步骤3，采用光刻、刻蚀工艺形成深槽；
[0068] 步骤4，热生长形成栅介质层31；
[0069] 步骤5，淀积多晶硅，刻蚀多晶硅，形成栅电极；
[0070] 步骤6，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
[0071] 步骤7，通过注入第二导电类型离子，形成第二导电类型阱区21；
[0072] 步骤8，干法刻蚀硬掩膜，形成有源区；
[0073] 步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域15；
[0074] 步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
[0075] 步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
[0076] 步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属 54；
[0077] 步骤13，衬底减薄，背面金属化形成漏极金属53。
[0078] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的
权利要求所涵盖。
