Voltage comparator
专利汇可以提供Voltage comparator专利检索，专利查询，专利分析的服务。并且PURPOSE: To obtain a voltage comparator which performs a stable operation even when a source voltage goes down to a low voltage by defining the potential of an output terminal when no operation is performed at source potential, and suppressing the malfunction of a logic circuit connected to the next stage.
CONSTITUTION: When the potential V
1 , V
2 of input terminals T
1 , T
2 show low potential, an NMOSFET M
6 functioning as a switch is de-energized by setting a control terminal C
1 at low potential when no operation is performed. When the potential V
1 , V
2 of the input terminals T
1 , T
2 in no operation show the low potential, PMOSFETs M
1 , M3 (driver) are energized, and the potential of an output terminal TOUT is fixed at the potential of a high potential source voltage Vdd. In such a way, the voltage comparator connects the source of a MOSFET for driver directly to the power source by setting a current mirror circuit as a load and a MOSFET whose conduction type is different from that of the load as the driver. Thereby, the output potential can be defined at the same potential as Vdd even when no operation is performed.
COPYRIGHT: (C)1993,JPO&Japio，下面是Voltage comparator专利的具体信息内容。
及び第２のＭＯＳＦＥＴのソースを第１の電源に接続し、第１のＭＯＳＦＥＴのゲートを第１の入力信号端とし、第２のＭＯＳＦＥＴのゲートを第２の入力信号端とし、 カレントミラー型回路を構成する第３及び第４のＭＯＳ
ＦＥＴのゲートに該第３または、該第４のＭＯＳＦＥＴ
のドレインを接続し、該第３及び該第４のＭＯＳＦＥＴ
のソースに第５のＭＯＳＦＥＴのドレイン（またはソース）を接続し、 前記第５のＭＯＳＦＥＴのソース（またはドレイン）を第２の電源に、ゲートを制御信号端に接続し、 前記ドライバの第１のＭＯＳＦＥＴと前記カレントミラー型回路の第３のＭＯＳＦＥＴのドレインを接続し、 前記ドライバの第２のＭＯＳＦＥＴのドレイン及び前記カレントミラー型回路の第４のＭＯＳＦＥＴのドレインを接続し、 前記第４または第３のＭＯＳＦＥＴのドレインを出力端とすることを特徴とする電圧比較器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電圧比較器に係り、特に低電圧動作時の動作の安定性が向上するような電圧比較器に関する。
【０００２】
【従来の技術】図３は従来のカレントミラー型負荷を用いた電圧比較器の構成を示す。 この電圧比較器は、高電位電圧源Ｖ dd 、一対の入力端子Ｔ 1 ，Ｔ 2 、出力端子Ｔ
out 、ＰチャネルＭＯＳＦＥＴＭ 1 ，Ｍ 3 （以下ＰＭＯ
ＳＦＥＴ）、及びＮチャネルＭＯＳＦＥＴＭ 2 ，Ｍ 4 ，
Ｍ 6 （以下ＮＭＯＳＦＥＴ）より構成される。 そのうち、Ｐ−ｃｈＭＯＳＦＥＴＭ 1 ，Ｍ 3の２つのトランジスタは、カレントミラー回路を構成しており、ドライバ（Ｍ 2 ，Ｍ 4 ）の負荷として用いられている。
【０００３】電圧比較器は入力信号となる一対の入力端子Ｔ 1 ，Ｔ 2からの信号の電位差（Ｖ 1 −Ｖ 2 ）を検出し、出力端子Ｔ outの電位が変化したものとして出力するものである。 電位差（Ｖ 1 −Ｖ 2 ）＞０であれば、出力端子Ｔ outの電位は高電位となり、また、電位差（Ｖ
1 −Ｖ 2 ）＜０であれば、出力端子Ｔ outの電位は低電位となる。
【０００４】ＮＭＯＳＦＥＴであるスイッチＭ 6は、非動作時には、制御端子Ｃ 1を用いてＮＭＯＳＦＥＴのＭ
6を非導通状態にすることにより電圧比較器での消費電力を零にすることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の電圧比較器は非動作時における入力端子Ｔ 1 ，Ｔ 2の電位Ｖ 1 、Ｖ 2が高電位である場合には、出力端子Ｔ out
の電源電圧が高・低のいずれの電源電圧にも到達せず、
その電源電圧値はおおよそＶ dd −Ｖ th （ＰＭＯＳＦＥＴ
の閾値電圧）となる。 電源電圧が閾値電圧に比べて十分大きければ、この出力電位は問題にならない。 しかし、
今後、電源の低電圧化が進み、電源電圧値Ｖ dd −Ｖ thの値がＶ dd ／２に近づくと、次段に接続される論理回路に誤動作を生じさせることになる。 例えば、ＣＭＯＳインバータが接続されている場合、ＣＭＯＳインバータを構成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴがいずれも導通状態になり、大きな貫通電流が流れてしまうということが起きる。 以上のように従来の電圧比較器の構成では、
電源電圧を低くすると、次段に接続された回路に誤動作を引き起こすという問題がある。
【０００６】また、非動作時における入力端子Ｔ 1 ，Ｔ
2の電位Ｖ 1 、Ｖ 2が低電位である場合でも出力の端子が高低いずれの電源電圧にも到達せず、電源電圧値は、
おおよそＶ dd −Ｖ th （ＰＭＯＳＦＥＴの閾値電圧）となり、上記と同様に次段に接続された回路に誤動作を引き起こすという問題が生じる。
【０００７】また、図３に示す従来の回路において、出力端子Ｔ outと高電位電圧源Ｖ dd間にＰＭＯＳＦＥＴが挿入され、挿入されたＰＭＯＳＦＥＴのゲートを制御端子Ｃ 1が制御することにより、非動作時の出力電位が高電位電圧源Ｖ dd電位に固定されるが、その分、占有面積が増大してまうという問題がある。
【０００８】本発明は上記の点に鑑みなされたもので、
電源電圧が低電圧化した場合にも安定な回路動作をする電圧比較器を提供することを目的とする。
【０００９】
【課題を解決するための手段】ドライバを構成する第１
のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴのソースを第１
の電源に接続し、第１のＭＯＳＦＥＴのゲートを第１の入力信号端子とし、第２のＭＯＳＦＥＴのゲートを第２
の入力信号端子とし、カレントミラー型回路を構成する第３及び第４のＭＯＳＦＥＴのゲートに第３または、第４のＭＯＳＦＥＴのドレインを接続し、第３及び第４のＭＯＳＦＥＴのソースに第５のＭＯＳＦＥＴのドレインまたはソースを接続し、第５のＭＯＳＦＥＴのソースまたはドレインを第２の電源に、ゲートを制御信号端子に接続し、ドライバの第１のＭＯＳＦＥＴとカレントミラー型回路の第３のＭＯＳＦＥＴのドレインを接続し、ドライバの第２のＭＯＳＦＥＴのドレイン及びカレントミラー型回路の第４のＭＯＳＦＥＴのドレインを接続し、
第４または第３のＭＯＳＦＥＴのドレインを出力端子とする。
【００１０】
【作用】本発明はカレントミラー型回路を負荷とし、導電型が負荷と異なるＭＯＳＦＥＴをドライバとする電圧比較器のドライバ用ＭＯＳＦＥＴのソースを直接第１の電源に接続することにより、非動作時にも出力電位が第１の電源と同じ電位に確定することができる。
【００１１】
【実施例】図１は本発明の第１の実施例の電圧比較器の構成を示す。 ここで、前述の請求項と各ＭＯＳＦＥＴとの対応は、第１のＭＯＳＦＥＴをＮチャネルＭＯＳＦＥ
Ｔ（以下ＮＭＯＳＦＥＴ）Ｍ 2 、第２のＭＯＳＦＥＴをＮＭＯＳＦＥＴＭ 4 、第３のＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴＭ 1 、第４のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 3 ，
第５のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 5とする。
【００１２】同図の電圧比較器は高電位電圧源Ｖ dd 、一対の入力端子Ｔ 1 ，Ｔ 2 、出力端子Ｔ out 、ＰＭＯＳＦ
ＥＴＭ 1 ，Ｍ 3 ，Ｍ 5 、及びＮＭＯＳＦＥＴＭ 2 ，Ｍ 4
より構成される。 ＰＭＯＳＦＥＴＭ 1 ，Ｍ 3はカレントミラー回路を構成しており、ドライバ（Ｍ 2 ，Ｍ 4 ）の負荷として用いられている。 ＮＭＯＳＦＥＴＭ 2 ，Ｍ 4
で構成されるドライバのゲートには、それぞれ電位（Ｖ
1 ），（Ｖ 2 ）の入力端子Ｔ 1 ，Ｔ 2が接続され、ＮＭ
ＯＳＦＥＴＭ 2 ，Ｍ 4のソースは接地電源に接続され、
ＮＭＯＳＦＥＴＭ 4のドレインは出力端子Ｔ outに接続される。 カレントミラー回路を構成するＰＭＯＳＦＥＴ
Ｍ 1 ，Ｍ 3のゲートにはＰＭＯＳＦＥＴＭ 1のドレインが接続され、ＰＭＯＳＦＥＴＭ 1 ，Ｍ 3のソースにはスイッチであるＰＭＯＳＦＥＴＭ 5のドレインが接続される。 ＰＭＯＳＦＥＴＭ 5のソースは高電位電圧源Ｖ ddに接続され、ゲートを制御信号端子Ｃ 1とする。 制御信号端子Ｃ 1はＰＭＯＳＦＥＴＭ 5の制御端子である。 本実施例は非動作時における入力端子Ｔ 1 ，Ｔ 2の電位Ｖ 1 、Ｖ 2が高電位である場合の例である。
【００１３】本実施例の電圧比較器は、入力端子Ｔ 1 ，
Ｔ 2の入力信号の電位差（Ｖ 1 −Ｖ 2 ）を検出し、出力端子Ｔ outの電位の変化として出力するものである。 電位差（Ｖ 1 −Ｖ 2 ）＞０であれば、出力端子Ｔ outの電位は高電位となり、また、電位差（Ｖ 1 −Ｖ 2 ）＜０であれば、出力端子Ｔ outの電位は低電位となる。
【００１４】スイッチとして作用するＰＭＯＳＦＥＴＭ
5は、非動作時には、制御信号端子Ｃ 1を高電位にすることによりＰＭＯＳＦＥＴＭ 5が非導通状態になる。 非動作時での入力端子Ｔ 1 ，Ｔ 2の電位Ｖ 1 、Ｖ 2が高電位であればＮＭＯＳＦＥＴＭ 2 ，Ｍ 4は導通状態になり、出力端子Ｔ outの電位は接地電位に固定される。
【００１５】なお、本実施例中ではスイッチとしてＰＭ
ＯＳＦＥＴＭ 5を用いたが、このトランジスタはＮＭＯ
ＳＦＥＴであっても構わない。 この場合にはＮＭＯＳＦ
ＥＴＭ 5のドレインが高電位電圧源Ｖ ddに接続される。
【００１６】図２は本発明の第２の実施例の電圧比較器の構成を示す。 ここで、前述の請求項のＭＯＳＦＥＴについて、１のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 1 、第２
のＭＯＳＦＥＴをＰＭＯＳＦＥＴＭ 3 、第３のＭＯＳＦ
ＥＴをＮＭＯＳＦＥＴＭ 2 、第４のＭＯＳＦＥＴをＮＭ
ＯＳＦＥＴＭ 4 、第５のＭＯＳＦＥＴをＮＭＯＳＦＥＴ
Ｍ 6とする。
【００１７】同図の電圧比較器は高電位電圧源Ｖ dd 、一対の入力端子Ｔ 1 ，Ｔ 2 、出力端子Ｔ out 、ＰＭＯＳＦ
ＥＴＭ 1 ，Ｍ 3及びＮＭＯＳＦＥＴＭ 2 ，Ｍ 4 ，Ｍ 6より構成される。 ＮＭＯＳＦＥＴＭ 2 ，Ｍ 4はカレントミラー回路を構成しており、ドライバ（Ｍ 1 ，Ｍ 3 ）の負荷として用いられている。 ＰＭＯＳＦＥＴＭ 1 ，Ｍ 3のソースは高電位電圧源Ｖ ddに接続され、ゲートはそれぞれ入力端子Ｔ 1 ，Ｔ 2とし、ＰＭＯＳＦＥＴＭ 1のドレインはカレントミラー回路のゲートに接続され、ＮＭＯ
ＳＦＥＴＭ 4のドレインは出力端子Ｔ outに接続される。 ＰＭＯＳＦＥＴＭ 2 ，Ｍ 4のソースはＮＭＯＳＦＥ
ＴＭ 6のドレインに接続される。 ＮＭＯＳＦＥＴＭ 6のゲートは制御信号端子Ｃ 1としソースは接地電源に接続される。 制御信号端子Ｃ 1はＮＭＯＳＦＥＴＭ 6の制御端子である。
【００１８】本実施例は入力端子Ｔ 1 ，Ｔ 2の電位Ｖ 1 ，Ｖ 2が低電位の場合の例を示す。 スイッチとして作用するＮＭＯＳＦＥＴＭ 6は、非動作時には、制御端子Ｃ 1を低電位にすることによりＮＭＯＳＦＥＴＭ 6が非導通状態になる。 非動作時での入力端子Ｔ 1 ，Ｔ 2の電位Ｖ 1 、Ｖ 2が低電位であれば、ＰＭＯＳＦＥＴ
Ｍ 1 ，Ｍ 3 （ドライバ）が導通状態になり、出力端子Ｔ
outの電位は高電位電圧源Ｖ ddの電位に固定される。
【００１９】上記のように、本発明の電圧比較器は、カレントミラー型回路を負荷とし、導電型が負荷と異なるＭＯＳＦＥＴをドライバとして、ドライバ用ＭＯＳＦＥ
Ｔのソースを直接第１の電源に接続する。 これにより、
非動作時にも出力電位が第１の電源と同じ電位に確定することができる。
【００２０】
【発明の効果】上述のように本発明によれば、非動作時において、出力端子の電位が電源電位に確定し、次段に接続される論理回路の誤動作を抑えることができる。 従って、電源電圧が低電圧化した場合にも安定な回路動作をする電圧比較器を提供することができる。
【図１】本発明の第１の実施例の電圧比較器の構成図である。
【図２】本発明の第２の実施例の電圧比較器の構成図である。
【図３】従来のカレントミラー型負荷を用いた電圧比較器の構成図である。
Ｍ 1 ，Ｍ 2 ，Ｍ 5 Ｐ−ｃｈＭＯＳＦＥＴ Ｍ 2 ，Ｍ 4 ，Ｍ 6 Ｎ−ｃｈＭＯＳＦＥＴ Ｖ dd高電位電源 Ｔ 1 ，Ｔ 2入力端子 Ｔ out出力端子
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