외부 커패시터 없이 높은 전력 공급 제거 비율을 갖는 저 드롭 아웃 레귤레이터{HIGH PSRR LDO OVER WIDE FREQUENCY RANGE WITHOUT EXTERNAL CAPACITOR}

본 발명은 저 드롭 아웃 레귤레이터 회로에 관한 것으로써, 특히 외부 커패시터가 없으므로 칩 외부소자와 그 연결부위를 제거함으로써 제작비용을 최소화하고, 칩 내부에 작은 커패시터를 구현함으로써 전체 구현 칩 면적을 최소화 하며 넓은 주파수 범위에서 높은 전력 공급 제거 비율(PSRR)을 갖기 때문에 칩 내부에 광범위하게 사용가능한 저 드롭 아웃 레귤레이터 회로에 관한 것이다.

선형 레귤레이터인 저 드롭 아웃 레귤레이터는 스위칭 정류기에 비해 효율이 떨어지지만 잡음특성이 좋기 때문에 잡음에 민감한 시스템 칩 내부 블록의 전압원으로 사용한다. 최근 시스템 온 칩(system-on-chip)의 경향에 따라 저 전압, 저 면적의 전원 회로가 요구되는데 종래의 저 드롭 아웃 레귤레이터들은 종종 수 마이크로 패럿 범위 내에서 큰 외부 커패시터를 요구하게 된다. 이는 집적회로의 추가적인 핀(PIN)이나 패드(PAD)가 요구되는 등 인쇄회로기판(PCB)상의 면적과 하드웨어 구성비용이 증가하는 결과를 가져오게 된다.

도 1은 종래 저 드롭 아웃 레귤레이터 회로의 일 례이다. 도 1을 참조하면, 종래 기술에 따른 저 드롭 아웃 레귤레이터 회로는 기준전압(VREF)과 출력 전압(Vout)의 일부인 귀환 전압을 비교하고, 비교된 결과를 오차 신호로서 출력하는 오차 증폭부(A2), 출력 부하를 구동할 수 있는 구동부(MP), 귀환 회로(R1,R2) 및 외부 커패시터(CL)로 구성되어 있다. 여기서 I _L 은 부하로 흘러가는 전류를 표시하고 ESR은 커패시터 내부에 존재하는 기생 저항값을 표시한다. 실제로 종래 기술의 저 드롭 아웃 레귤레이터는 모든 동작 상태에서 안정성을 보장하기 위해 수 마이크로 패럿까지 증가하는 큰 외부 커패시터(C _L )가 사용된다. 이는 앞서 전술된 문제점들을 초래하여 효율적인 시스템 온 칩 솔루션들을 방해하였다. 따라서 외부의 큰 사이즈의 커패시터를 사용하지 않는 저 드롭 아웃 레귤레이터의 필요성이 대두되었다.

상기 문제점을 해결하기 위하여, 큰 외부 커패시터 없이 넓은 주파수 범위에서 높은 전력 공급 제거 비율을 가지는 회로를 설계함으로써 연결 패드, 핀, 부품 등을 없애어 설계비용을 줄이고 칩 내부에 커패시터의 크기를 작세 구현함으로써 전체적으로 저 면적, 저 전력으로 안정된 전압을 공급 가능한 저 드롭 아웃 레귤레이터 회로를 제공하는 것을 그 목적으로 한다.

본 발명의 실시 예에 따른 저 드롭 아웃 레귤레이터는, 높은 전력 공급 제거 비율을 구현하기위해 전체 3단의 증폭단으로 구성한다. 기준 전압과 출력 전압의 일부인 귀환 전압을 입력으로 하는 제1 차동 차이 입력단(A1)(100)과 출력되는 오차신호를 넓은 범위에서 증폭되는 제2 증폭단이 포함되고, 큰 전류를 부하에 공급하는 구동단(-gmp)(300)으로 구성된다. 전체 회로의 안정성을 위해 주파수 보상을 하는 제로 보상부 포함하는 것을 특징으로 한다. 안정도를 유지하기 위해 전체적으로 내재 밀러 보상을 사용하고 국부적으로 캐스코드(cascode) 보상과 전류 완충(current buffer) 보상을 구현하여 제로 보상을 구현한다. 이때 내부보상으로 구성되는 커패시터의 크기도 작은 값으로 구현이 가능하여 칩 면적을 줄여 가격 경쟁력을 확보하는데 있다.

본 발명에 따르면 저 드롭 아웃 레귤레이터 회로는 삼단 증폭부로 설계 되었으므로 높은 이득을 가지게 되고, 또한 안정적인 주파수 보상으로 인해 넓은 범위에서 높은 전력 공급 제거 비율을 가져 안정적인 전원을 공급하는 장점이 있다. 본 발명에 따른 저 드롭 아웃은 반도체 칩 외부에 큰 커패시터 없이 설계 되었으므로 칩과 외부소자 연결을 위한 비용을 줄일 수 있고 칩 내부에 작은 커패시터를 이용한 보상회로를 구현함으로써 적은 칩 면적과 저 전력 소모가 가능하다는 장점이 있다.

도 1은 종래 저 드롭 아웃 레귤레이터의 회로도.
도 2는 본 발명에 따른 일 실시예의 저 드롭 아웃 레귤레이터의 블럭도.
도 3은 본 발명에 따른 일 실시예의 저 드롭 아웃 레귤레이터의 회로도.
도 4는 도 3에 도시된 제로 보상부(400)의 상세 회로도.
도 5는 도 3에 도시된 저 드롭 아웃 레귤레이터를 이용한 모의 실험 결과 데이터의 일 예를 도시한 그래프.
도 6은 도 3에 도시된 저 드롭 아웃 레귤레이터의 전력 공급 제거 비율을 표시한 모의 실험 결과 그래프.

이하에서, 본 발명에 따른 전력선 통신을 이용한 숙박업소 전기절감 시스템의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하도록 한다.

도 2는 본 발명에 따른 일 실시예의 저 드롭 아웃 레귤레이터 회로를 연산기 레벨에서 도시한 것이다. 도 1에 제시된 종래 저 드롭 아웃 레귤레이터에 비해 도 2의 저 드롭 아웃 레귤레이터는 전체 시스템의 안정성을 보장하기 위해 반도체 칩 외부에 용량이 큰 커패시터 C _L 를 사용하지 않는 특징이 있다.

도 2를 참조하면, 본 발명에 따른 저 드롭 아웃 레귤레이터는 차동 차이 증폭부(100), 전류 거울 증폭부(200), 구동부(300) 및 제로 보상부(400)을 포함하여 구성된다.

차동 차이 증폭부(100)는 기준 전압(Vref) 및 귀환 전압(VFB)을 포함한다. 또한 기준 전압과 귀환 전압을 입력으로 받아 차이 신호를 오차신호로서 출력을 내보내게 된다.

전류거울 증폭부(200)는 차동 차이 증폭부(100)에서 나온 오차신호를 입력으로 받아 비 반전 증폭을 시킨다. 또한 전류거울 증폭부(200)는 차동 차이 증폭 부( 100)보다 높은 트랜스컨덕턴스(Gm)를 갖도록 구성하여 대역폭을 증가시키게 된다.

구동부(300)는 패스 트랜지스터(MP), 귀환 저항(RF1) 및 귀환 저항(RF2)을 포함하여 구성하였다. 패스 트렌지스터(MP)는 전류거울 증폭부(200)에서 나온 출력신호를 입력으로 받아 출력 부하를 구동하는 동시에 반전 증폭을 하여 귀환시킨다.

제로 보상부(400)는 주파수 보상을 위해 구성되며, 캐스코드 보상(cascode compensation) 및 전류 완충(current buffer compensation) 보상 방법으로 안정된 위상 여유를 확보하는 역할을 한다.

도 3은 도 2에 도시된 본 발명의 저 드롭 아웃 레귤레이터를 트랜지스터 레벨로 도시한 회로도이다. 도 3을 참조하면, 트랜지스터들(M0, M1, M2 및 M3)은 차동 차이 증폭부(100)로서 전류원으로 구성되는 트랜지스터들(M4)과 함께 구성된다. 트랜지스터들(M5, M6, M7 및 M8)은 전류 거울 증폭부(200)를 구성하며 차동 차이 증폭부와 전류 거울 증폭부로 구성된 2번째 오차 증폭부를 형성한다. 출력단이 푸시-풀(push-pull) 형태로 구성되어 있어 전류 구동 능력이 향상되기 때문에 오차 증폭기의 트랜스컨덕턴스를 증가시켜서 넓은 대역폭을 만들어 낸다. 패스 트랜지스터(MP)는 세번째단인 구동부(300)를 형성한다. 전체적으로는 3단 증폭기로 구성된다. 제로 보상부(400)는 캐스코드(cascode)부 및 전류 완충(current buffer) 보상부로 구현하였다.

도 4는 도 3에 도시된 본 발명의 캐스코드 보상(a) 및 전류 완충 보상(b)의 상세 회로도이다. 구동부(300)의 출력단(VOUT)과 차동 차이 증폭부(100) 입력 트랜지스터(M3)의 소스단 사이에 연결된 커패스터(C _C1 )은 캐스코드 보상을 수행하는데 첫 번째 좌평면(left half plane) 영점(zero)을 생성하여 두 번째 극점(pole)을 취소시켜 안정된 주파수 마진을 확보하는 역할을 한다. 이로 인한 수학식은 수학식 1과 같이 표현된다.

전류 거울 증폭부(200)의 출력단(트랜지스터 M8의 드레인(drain))과 차동 차이 증폭부(100)의 트랜지스터 M0의 게이트단 사이에 연결된 커패시터(C _C2 )는 전류 완충 보상을 수행하게 되는데 두 번째 좌평면 영점을 생성하여 안정된 주파수 마진을 확보하는 역할을 한다. 이로 인한 수학식은 수학식 2와 같다.

결과적으로 두 개의 좌평면 영점에 의해 반도체 칩 외부에 큰 커패시터 없이 전체 안정된 시스템을 보장하게 된다. 이때 사용된 보상 커패시터 C _C1 과 C _C2 는 칩 내부에 작은 값으로 구현되어 전체 칩 면적을 줄일 수 있다.

도 4는 본 발명에 의한 저 전압 드롭 레귤레이터의 동작 결과를 설명하기 위한 그래프이다. 도 4의 상단부는 전체 시스템의 이득-대-주파수 도표를 도시한 모의실험결과 예이다. 부하 전류(I _LOAD )가 10일 때와 10mA일 때의 이득은 각각 112dB, 102dB 인 예를 보여주고 있고, 하단부는 위상 여유(phase margin)를 도시한 그래프로서 차동 차이 증폭부의 위상 여유는 부하 전류가 10일 때 60, 부하 전류가 10mA일 때 90이다. 두 번째 극점 뒤에 첫 번째 좌 평면 영점이 생성되어 위상 여유를 증가시킴과 동시에 대역폭을 향상 시켰다. 두 번째 좌평면 영점은 단일 이득 주파수(unit gain frequency) 직전에 위치하여, 위상 여유를 더해 주파수 보상을 수행함과 동시에 역시 대역폭도 같이 향상시킨다. 즉, 전력 공급 제거 비율 성능을 개선할 수 있을 뿐 아니라, 안정성도 동시에 만족시키게 된다.

도 5는 전체 시스템의 공급 전압 제거(PSR)를 도시한 그래프로써 부하 전류가 10일 때 10kHz에서 -72dB이고 1MHz에서 -43dB이다. 부하 전류가 10mA일 때 10kHz에서 -73dB이고 1MHz에서 -43dB이다.

결론적으로, 본 발명에 따른 저 드롭 아웃 레귤레이터는 반도체 칩 외부에 큰 커패시터 없이 내부의 작은 보상 커패시터를 사용하여 넓은 범위에서 안정된 DC전압을 제공할 수 있다.

상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당업자에 의하여 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 청구범위 안에 속한다고 해야 할 것이다.