【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、その他の回路においても有用なものであるが、特に相補的金属−酸化物−半導体（ＣＭＯＳ）回路において有用な回路に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ回路は、通常、バッテリ充電型装置において使用されているので、何時バッテリ電圧が特定のレベル以下に降下したかを表わし、バッテリの交換又は再充電が必要であるかを表わすバッテリ条件モニタを組込むことが所望されている。 又、ＡＣ商用線整流型電源が使用される場合には、その出力は、１又は数サイクルの励起損失のために、低下する場合がある。 この低下された電源状態は、通常、ブラウンアウト（ｂｒｏ
ｗｎｏｕｔ）と呼ばれる。 なぜならば、その次の段階であるブラックアウト（ｂｌａｃｋｏｕｔ）は、回路が最早動作することのない点迄電圧が降下した場合に発生するからである。 典型的に、スイッチング回路が使用され且つそのスイッチングレベルは、ブラックアウトレベルの前にブラウンアウトレベルを検知するように設定される。 殆どの従来のバッテリ条件インジケータは、何時任意の電圧レベルに到達したかを示し、且つこのレベルは、ブラックアウトレベルよりも十分上方に選択され、
従って全ての製造公差が考慮される場合に、回路性能は全ての場合において信頼性のあるものである。 このことは、比較的高いスイッチングレベルとなる。 スイッチングレベルをより低いレベルに設定し、且つ回路機能自身に応答するように設定することが一層望ましい。 スイッチングレベルが回路が機能するレベルよりも小さな増分だけ高く設定される場合には、製造公差は何等影響を与えるものではなく、且つ真のブラウンアウトレベルが表示される。 このことは、任意の値の代わりに回路性能に対して調整された適応型基準レベルと等価となる。

【０００３】別の考慮事項は、電源線上でノイズを発生することのあるバッテリ又は供給即ち電源電圧における変動に関するものである。 このようなノイズは、同一の電源に接続されているその他の装置のスイッチングオン及びオフ動作又は関連する回路の動作から発生する場合がある。 ブラウンアウト検知器はこのようなノイズに可及的に免疫性を有するものであり尚且つ真実のドロップアウトが発生したことに応答することが可能であることが望ましい。

【０００４】本明細書において記載する装置はバッテリ動作に関連する場合があるので、電流消費が最小のものであることが望ましい。 そのために、ブラウンアウト検知器自身が可及的に最も低い電流で動作することが望ましい。 従って、シャットオフ特徴が望ましく、その場合、該検知器をターンオフさせるか、又は何等表示が必要とされないことが知られている場合に無視可能な程度の電流消費状態へ還元させることが可能である。 これは、例えば、丁度バッテリを交換したか又は再充填した直後の場合である。 この場合、装置は、通常、少なくとも既知の帰還の間動作することが知られている。 又は、
顧客の選択により、ブラウンアウト検知器を永久的に動作不能とさせるか又は動作可能とさせたチップを製造するためのマスクオプションを使用することが可能である。

【０００５】１９８７年１０月２０日付で発行された米国特許第４，７０１，６３９号はＳｉｌｖｏ Ｓｔａｎ
ｏｊｅｖｉｃに対し発行されており且つ本願出願人に譲渡されている。 この特許は、電源電圧をモニタし且つ該電圧がスレッシュホールド以下に降下する場合に出力信号を発生するように構成されたスレッシュホールド検知器回路を開示している。 この回路においては、バイポーラ要素が使用されており、且つ公知のバンドギャップ温度補償型電圧基準が所望のスレッシュホールドを与えている。 ノイズ免疫性を改善するために、ヒステリシスが該バンドギャップ回路に付加されている。

【０００６】１９７７年５月１７日付で発行された米国特許第４，０２４，４１５号（Ｍａｔｓｕｕｒａ）は、
ＣＭＯＳバッテリ電圧検知回路を開示している。 相補的対のトランジスタのスレッシュホールド電圧は、電圧検知器の臨界値を与えている。 しかしながら、図示された回路は、図２の実施例における相補的対を介して電流が流れることができないという欠点を有しており、且つエラーを有する性能が発生する。 図３の実施例においては、抵抗動作型電界降下トランジスタ（ＦＥＴ）を使用して、相補対要素を介して別々の且つ独立的な電流を強制的に流させている。

【０００７】

【発明が解決しようとする課題】本発明の目的とするところは、安定な電源ブラウンアウト検知器を提供することである。 本発明の別の目的とするところは、改善されたノイズ免疫性を有するＰ及びＮチャンネルトランジスタスレッシュホールドの和に基づいたＣＭＯＳ電源ブラウンアウト検知器回路を提供することである。 本発明の更に別の目的とするところは、ブラウンアウト条件が差迫ったものではない場合又はその回路機能が顧客により必要とされない場合に、排出されるべき電源電流を減少させることを喚起させることが可能な電流シャットオフ特徴を有するＣＭＯＳ電源ブラウンアウト検知器回路を提供することである。

【０００８】

【課題を解決するための手段】ＣＭＯＳ好適実施例においては、出力バッファがインバータトランジスタから駆動され、該インバータトランジスタのゲートは、電源電圧より下のＮ及びＰチャンネルトランジスタスレッシュホールドの和である電圧において動作される。 従って、
供給電圧即ち電源電圧が正常である場合には、インバータトランジスタのゲートは高状態であり且つそのドレインは低状態であり、それは正常な回路表示である。 この条件は出力バッファによりリピートされる。 電源電圧がブラウンアウト条件となると、該スレッシュホールドの和が維持されないレベルが存在し、該インバータのゲートはその導通スレッシュホールド以下に降下する。 従って、ブラウンアウト条件の信号を発生するためにドレインが高状態へ移行する。 本回路は、スレッシュホールドの和の回路内にミラー動作され且つインバータトランジスタを動作させるトランジスタ内にミラー動作される動作電流を発生するトランジスタを有している。 トランジスタのゲートから構成されるコンデンサが該インバータ入力端を横断して接続されており、その際に、電源ライン上に存在するノイズに対する感度を減少させている。
その他の回路要素は、ブラウンアウト表示をＥＮＡＢＬ
Ｅ（イネーブル）コマンド下とすることを可能としており、且つブラウンアウト検知能力が所望されない場合には、回路全体をスイッチオフさせることが可能である。

【０００９】

【実施例】図１を参照すると、Ｖ _CC電源がその＋側を端子１０へ接続しており且つその−側を接地（即ちＶ _SS ）
端子１１へ接続している。 本回路は、出力端子１２を有しており、それは、電源がフルの電圧状態にある場合には低状態である。 本回路の機能は、電源ブラウンアウト電圧レベルに応答して出力表示を与えることである。 バッテリ電源の場合、本回路は、バッテリが交換又は再充電されねばならない場合に、出力表示を供給する。 又、
ＡＣ商用線整流型電源が使用される場合には、その出力は、１つ又は数サイクルの励起の損失に起因して減少する場合がある。 電源電圧減少即ちブラウンアウトにおける実際のレベルは、望ましくは、尚且つ正常な回路機能を与える最低の電圧に基づくものである。 ＣＭＯＳにおいては、これは、典型的に、相補的トランジスタのスレッシュホールドの和におけるものである。 実際には、該レベルは、スレッシュホールド値の和よりも幾分高いものであり、従ってスイッチングヘッドルーム（上部余裕）を与える付加的な増分と共にほぼ最適なＣＭＯＳゲート電圧が供給される。 実際の動作においては、本回路がブラウンアウト出力を供給する最も低いレベルは、Ｐ
及びＮトランジスタスレッシュホールドの和よりも１個のスレッシュホールド高いものに近い。

【００１０】バッファ１３は出力端子１２における信号を供給し、プルダウン要素１４により駆動され、従って実質的にレール対レールの出力が与えられる。 プルアップ要素１５もバッファ１３の入力端へ結合されており、
且つ動作する場合に、電流Ｉ ₃をプルダウン要素１４へ供給する。 ノイズ減少用コンデンサ９がプルダウン要素１４に対する入力端へ接続されている。 電圧降下要素１
６が正電源電圧レールとプルダウン要素１４への入力端との間に結合されている。 通常の動作において、それは電流Ｉ ₂を導通させ、該電流はバッファ１３への入力端を低状態に保持するプルダウンを活性化させる。 電流Ｉ
₂は、通常、電流ミラープルダウン要素１８内に流れ込み、該要素は電流Ｉ ₂をして要素１６内を流れさせるべく作用する。 要素１８は電流ミラーとして電流シンク２
０に応答し、該シンクは電流ミラー２１から電流Ｉ _INを受取る。 従って、電流Ｉ ₂は電流Ｉ _INと関係している。
電流シンク２０は、更に、電流源２２から電流Ｉ ₁を引き出すプルダウン電流ミラー２１を動作する。 電流Ｉ ₃
を供給するプルアップ電流ミラー１５は電流源２２により動作される。 従って、電流Ｉ ₃は、更に、電流Ｉ _INに関係している。 電流Ｉ ₂が流れる限り、出力端子１２は低状態に保持され且つ通常の回路動作が進行する。

【００１１】電源バッテリ電圧の低下又はＡＣ電源電圧の降下等によりＶ _CCが低下すると、要素１６を横断しての電圧降下が維持されることのできない点に到達し且つ電流Ｉ ₂が降下する。 このことは、プルダウン電流ミラー１８における導通状態が支配的となることを可能とし、且つプルダウン要素１４への入力を低状態へプルする。 このことは、プルダウン機能に打勝ち且つプルアップ電流ミラー１５がバッファ１３への入力を高状態へプルし、従って電源のブラウンアウト状態に関する信号を発生する。 理解される如く、ブラウンアウトレベル表示は、大部分電圧降下要素１６により決定される。

【００１２】図１に示した要素は、ほぼ任意の形態のＩ
Ｃ構成を使用して実現することの可能なブロック形態で示してある。 しかしながら、好適実施例はＣＭＯＳ形態である。 図２は、好適実施例に基づいて構成された回路を示した概略図である。

【００１３】端子１２において出力信号を供給するバッファ１３は、Ｎチャンネルインバータトランジスタ１４
により駆動されて、実質的にレール対レールの出力信号を供給する。 電源の電圧がブラウンアウトにより低下すると、トランジスタ１４のドレインにおける信号が低状態から高状態へスイッチする。 Ｐチャンネルトランジスタ１５は、Ｎチャンネルインバータトランジスタ１４用の付加要素として作用する。

【００１４】Ｐチャンネルトランジスタ１７と結合して、Ｎチャンネルトランジスタ１６は、回路スイッチングレベルを決定する回路電圧基準を与える。 トランジスタ１６及び１７の両方は、それらのゲートを、それらのドレインへ帰還させており、且つそれらは直列的に接続されている。 通常の回路動作において、Ｎチャンネルトランジスタ１８はトランジスタ１６及び１７を介して小さな制御された電流Ｉ ₂をシンク即ち吸込み、該トランジスタは導通し且つそれらを横断して導通スレッシュホールド電圧降下を維持せんとする。 従って、トランジスタ１６及び１７はトランジスタ１４のゲートを、電源レール電圧より低いＮ及びＰチャンネルトランジスタスレッシュホールドの和の電圧Ｖ _TPNに維持せんとする。 Ｖ
_CC −Ｖ _TPNがトランジスタ１４のスレッシュホールドを超えている限り、トランジスタ１４のドレインにおける電圧は低状態であり、且つ端子１２における論理出力は０である。

【００１５】小さな制御された電流Ｉ ₂は以下の如くに発生される。 Ｐチャンネルトランジスタ１９は、実質的な「オン」抵抗を表わす幅狭の長チャンネル装置として構成されている。 トランジスタ１９のソースは＋Ｖ _CCへ帰還されており、且つそのゲートは設置されており、従ってそれは導通状態である。 電流Ｉ _INがＮチャンネルトランジスタ２０内に流れ、該トランジスタはそのゲート及びドレインをトランジスタ１９のドレインへ接続しており且つそのソースを接地へ帰還させている。 Ｎチャンネルトランジスタ１８はトランジスタ２０に対し電流ミラーとして接続されている。 トランジスタ１８及び２０
がマッチングされている場合には、電流Ｉ ₂は電流Ｉ _IN
と等しい。

【００１６】Ｎチャンネルトランジスタ２１は、更に、
トランジスタ２０に対する電流ミラーとして接続されており、且つその際に電流Ｉ ₁を導通させる。 電流Ｉ ₁
が、そのゲート及びドレインをトランジスタ２１のドレインへ共通接続しており且つそのソースを＋Ｖ _CCへ帰還させているＰチャンネルトランジスタ２２内を流れるので、それも電流Ｉ ₁を導通させる。 トランジスタ１４に対する負荷であるＰチャンネルトランジスタ１５がトランジスタ２２に対する電流ミラーとして接続されている。 従って、トランジスタ２２及び１５がマッチングされていると仮定すると、電流Ｉ _INはトランジスタ１５内を流れようとする。 トランジスタ１５が支配的となると、トランジスタ１４のドレインが高状態へプルされ、
且つトランジスタ１４における導通が支配的となると、
そのドレインが低状態へプルされる。

【００１７】電流Ｉ ₂が電流Ｉ _INを超えると、Ｖ _CCがスイッチングスレッシュホールドを超える場合における如く、トランジスタ１４のゲートが上昇し、従って、それが支配的となり且つそのドレインを低状態へプルする。
更に、回路が安定であることを確保するために、トランジスタ１４はトランジスタ１５よりも一層強く形成されている。 従って、Ｉ _IN ＝Ｉ ₁ ＝Ｉ ₂ ＝Ｉ ₃であると仮定すると、回路トリップ点が超過され、且つトランジスタ１４は支配的となりそのドレインを低状態に維持する。

【００１８】従って、適切な供給電圧即ち電源電圧であること即ちブラウンアウトが不存在であることを表示するためにバッファ１３は端子１２を低状態へプルする。
理解される如く、Ｖ _TPNは臨界的なスイッチング要素である。 端子１２が強制的に高状態とされるようにビルトインされている回路スレッシュホールドに打勝つためには、トランジスタ１６及び１７において十分な電流の減少が発生せねばならない。

【００１９】実際的には、端子１２における信号が電源のブラウンアウトを表示するためのフラッグとして作用することが可能である。 所望により、端子１２をその他の回路（不図示）へ接続して、ブラウンアウトの存在下において悪影響を発生することのある臨界的な要素を自動的にシャットダウンさせることが可能である。

【００２０】トランジスタ９は、そのゲートをトランジスタ１４のゲートへ接続しており、且つトランジスタ１
６及び１７によって発生されるインバータスイッチング信号をバイパスする要領を提供すべく機能する。 この要領は、高周波数ノイズをシャントし、その際に回路のノイズに対する感度又はＶ _CCレベルの迅速な変動に対する感度を減少させる。 実際的には、この機能のために任意の形態のコンデンサを使用することが可能である。 しかしながら、オフチップのＩＣコンポーネントを回避するために、オンチップのアプローチが選択されている。 例えば２つの金属プレート、ポリ−金属プレート、ポリ−
ポリプレート又は従来のＭＯＳプレート等のような任意の形態のオンチップコンデンサを使用することが可能であるが、ＭＯＳトランジスタゲート容量を使用した。 なぜならば、それは、単位面積当たりに最も高い値の容量を与えるからである。 コンデンサ９を形成するためにＮ
チャンネルトランジスタ構成体が選択された。 トランジスタ９のソース及びドレインの両方は接地へ接続されており、且つそのゲートはトランジスタ１４のゲートへ接続されており、従ってトランジスタ９は、トランジスタ１４がターンオンする場合に、ターンオンされる。 これは、トランジスタ９内にチャンネルが通常存在するような通常の回路状態である。 このことは、信頼性のあるゲート容量を確保しており、その場合に誘起されたチャンネルは他のコンデンサプレートとして作用する。 非常に薄いゲート酸化膜は適宜のコンデンサ値を確保する。 本発明の好適実施例においては、トランジスタ９は２２５
平方ミクロンの面積を有するに過ぎず、従って比較的小さなＩＣチップ面積が必要とされるにすぎない。

【００２１】図３は、付加的な回路の詳細を示した概略図である。 尚、前述した図における構成要素と同様の構成要素には同一の参照番号を付してある。 通常、且つブラウンアウトにおいては、図２及び３の回路は同一の動作を行なう。 しかしながら、バッファ１３の詳細な構成が示されており、且つ出力ディスエーブル回路が組込まれている。 又、ブラウンアウト検知回路のシャットダウン手段が付加されている。 シャットダウンモードにおいては、本回路はダイオードリーク電流を引き出すに過ぎず、従ってバッテリ電力を良好に保存することを可能としている。

【００２２】Ｎチャンネルトランジスタ２５及びＰチャンネルトランジスタ２６はバッファ１３の出力段を形成し、且つ従来のＣＭＯＳインバータゲートとして動作し端子１２を駆動する。 このインバータは、Ｎチャンネルインバータトランジスタ２３により駆動される。 Ｐチャンネルトランジスタ２４はトランジスタ２３に対する負荷として作用する。 理解される如く、２つのカスケード接続されたインバータ段は、トランジスタ２３−２６
が、レール対レール出力能力を有する高利得バッファとして機能することを可能としている。

【００２３】端子１２はＮＡＮＤゲート２７を駆動し、
該ゲートはインバータ２８を駆動し、従ってＰＷＲＬＯ
ピン２９において存在する回路出力は端子１２における信号の繰返しである。 ＮＡＮＤゲート２７の第二入力はイネーブル信号であり、それはＥＮＢＯピン３０により印加される。 ピン３０が高状態であると、ＮＡＮＤゲート２７及びインバータ２８は非反転用バッファとして機能し、且つ端子１２における信号がピン２９において繰返される。 しかしながら、ピン３０が低状態であると、
ピン２９における出力がディスエーブルされる。 このディスエーブル特徴は、ソフトウエア制御が使用されている回路適用において有用である。

【００２４】トランジスタ３１乃至３４は、シャットダウン機能を実施すべく本回路内に組込まれており、それらはスイッチ３５及びインバータ３６及び３７により動作される。 トランジスタ１９のゲートは図１においては接地した状態で示されていたが、図２の形態においては、トランジスタ１９のゲートはスイッチ３５及びインバータ３６により動作させることが可能である。 スイッチ３５は、単極双投物理的要素の形態で実現することが可能である。 一方、それは、ソフトウエアの制御下におけるＣＭＯＳ装置の形態で実現することが可能である。
一方、それは、ＩＣメタリゼーション、拡散又はその他の回路オプションにより動作させることが可能である。

【００２５】図示される如くＯＮ位置に動作される場合、スイッチ３５はインバータ３６の入力を＋Ｖ _CCレールへ帰還させ該レールを強制的に高状態とさせる。 その結果、トランジスタ１９のゲートに論理低状態が発生し、該トランジスタ１９はターンオンされて図１に関連して説明した如く機能する。 スイッチ３５がそのＯＦＦ
位置にある場合には、インバータ３６への入力は低状態であり、トランジスタ１９のゲートは＋Ｖ _CCへ帰還される。 この状態において、トランジスタ１９はオフであり且つ電流Ｉ _INは０へ移行する。 従って、それは電流Ｉ ₁
及びＩ ₃を０へ減少させる。 オフ状態において、Ｎチャンネルトランジスタ３１のゲートは該トランジスタをターンオンさせるために高状態であることを理解することが可能である。 その結果、トランジスタ１８及び２１のゲートが低状態へプルされ、従ってそれらは導通することは不可能である。 このことは、電流Ｉ ₂ （及びＩ ₁及びＩ _IN ）を０へ減少させる。

【００２６】スイッチ３５のＯＦＦ状態において、インバータ３７への入力は高状態であり、従ってその出力は低状態であることが理解される。 このことは、Ｐチャンネルトランジスタ３２−３４をターンオンさせる。 トランジスタ３２は、トランジスタ１５，２２，２４のゲートを高状態へプルし、それらをターンオフさせる。 従って、電流Ｉ ₃ ，Ｉ ₁及びトランジスタ２３内のドレイン電流は全て０へ移行する。 トランジスタ３３はトランジスタ１４のゲートを高状態へプルし、従って、それはトランジスタ２３のゲートを低状態へクランプし、それがオフであることを確保する。 トランジスタ３４はトランジスタ２５及び２６のゲートを高状態へプルし、従ってトランジスタ２６をターンオフさせ且つトランジスタ２
５をターンオンさせる。 このことは、出力段電流を０とさせ且つ端子１２を低状態へクランプする。 その結果は、本回路における全ての電流の流れが停止する。 ゲート２７，２８，３６，３７は全てスイッチされることのないＣＭＯＳゲートを使用しているので、それらも何等認知可能な電流を引き出すものではない。

【００２７】 例図２の回路を従来のＣＭＯＳ要素を使用して実際に構成した。 その場合に、以下の装置寸法を使用した。

【００２８】 コンポーネント Ｗ／Ｌ（ミクロン） ９ １５／１５ １６ ２５／５ １７ ６０／５ １９ ５／１００ ２０，２１，１８，１４，２３ １０／１０ ２５ ３０／３ ２６ ４０／３ ３１，３２，３３，３４ ３／３ Ｖ _CCに亘り動作された本回路は約６Ｖ迄の範囲に亘るものである。 ブラウンアウトトリップレベルはこのテスト装置においては３．１Ｖで観察された。 明らかに、このレベルはＣＭＯＳプロセスにおいて製造されるトランジスタのスレッシュホールド値に対して自己調節的なものであった。 典型的なＶ _TPN値は約２Ｖであることが判明した。

【００２９】以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。

【図面の簡単な説明】

【図１】 本発明の一実施例に基づいて構成された回路の機能的要素を示した概略ブロック図。

【図２】 本発明の回路の簡単化した概略図。

【図３】 本発明の回路のより具体的な詳細を示した概略図。

【符号の説明】

９ ノイズコンデンサ １０ Ｖ _CC端子 １１ Ｖ _SS端子 １３ バッファ １４ プルダウン要素 １５ プルアップ電流ミラー １６ 電圧降下要素 １８ プルダウン電流ミラー １９ 電流セット ２０ 電流シンク ２２ 電流源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス イー． ドボウスキー アメリカ合衆国， カリフオルニア 94086， サニーベル， レツド オーク ドライブ ウエスト 210−エル