화상처리 및 자막편집보드용 VRAM 콘트롤러
专利汇可以提供화상처리 및 자막편집보드용 VRAM 콘트롤러专利检索，专利查询，专利分析的服务。并且a state machine for generating control signals of the video RAM and delaying host accessing when a horizontal synchronizing signal is received; an address multiplexer for generating row and column addresses; a data multiplexer for writing data of a lower nobble for a firstly generated column address strobe signal and data of a higher nibble for secondly generated column address strobe signal; and a data latch for latching the first data among 4-bit data received during a read cycle so as to read 8-bit data simultaneously, thereby simplifying a field programmable gate array by one chip.，下面是화상처리 및 자막편집보드용 VRAM 콘트롤러专利的具体信息内容。
화상처리 및 자막편집보드용 VRAM 콘트롤러
제 1 도는 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러가 사용될 수 있는 예시적인 IBM-PC용 비데오 자막편집보드의 전체 블럭다이아그램.
제 2 도는 제 1 도의 오버레이제어의 원리를 도시하는 블럭도.
제 3 도는 제 1 도의 IBM-PC용 비데오 자막편집보드의 스크롤의 원리를 도시하는 설명도.
제 4 도는 제 1 도의 IBM-PC용 비데오 자막편집보드의 패닝원리를 도시하는 설명도.
제 5 도는 제 1 도의 IBM-PC용 비데오 자막편집보드의 패닝레지스터의 구성 및 작동원리를 설명하는 설명도.
제 6 도는 제 1 도의 IBM-PC용 비데오 자막편집보드의 도트매트릭스맵을 도시하는 설명도.
제 7 도는 제 1 도의 IBM-PC용 비데오 자막편집보드의 레지스터의 구성을 도시하는 설명도.
제 8 도는 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러의 전체의 블록다이아그램.
제 9 도는 읽기(Read)사이클도.
제10도는 쓰기(Write)사이클도.
제11도는 읽기전이(Read Transfer)사이클도.
제12도는 쓰기전이(Write Transfer)사이클도.
제13도는 리프레쉬사이클도.
제14a도 내지 j도는 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러의 전체적인 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디지털디코더 2 : 디지털아날로그컨버터
3 : 메모리콘트롤러 4 : 버퍼
본 발명은 화상처리 및 자막편집보드용 VRAM 콘트롤러에 관한 것으로서 동일자로 출원하는 IBM-PC용 비데오 자막편집보드등에 사용할 수 있는 화면상의 자막퍼리용 VRAM의 제어를 위한 콘트롤러에 관한 것이다.
특히, 본 화상처리 및 자막편집보드용 VRAM 콘트롤러는 화상처리 또는 자막편집용 시스템에 사용되는 VRAM(비데오 램)의 여러 신호들을 콘트롤하기 위한 것이다.
본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러를 이하의 부수된 도면과 함께 더욱 상세히 설명하고자 한다.
본 발명을 설명하기에 앞서서 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러가 적용되는 IBM-PC용 비데오 자막편집보드를 설명한다. 이하의 제 1 도 내지 7도의 IBM-PC용 비데오 자막편집보드를 설명하고 이어서 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러를 상술한다.
제 1 도 내지 7도의 IBM-PC용 비데오 자막편집보드에 있어서, 본 비데오 자막편집보드는 IBM-PC/XT, AT, 386 PC기종의 버스(Bus)에 장착하는 보드로서 비데오무비카메라 또는 VCR로부터 입력신호를 받아 보드내에서 발생된 자막신호와 섞은후 다시 VCR에 녹화 또는 TV로 볼 수 있도록 한다.
이러한 기술은 그 응용분야가 광범위한 것으로서 일반적인 비데오 프로덕션에서의 화면상의 한글 번역 자막 삽입용, 비데오무비카메라로 찍은 행사 촬영 테이프의 자막삽입용, TV 방송 혹은 그 녹화물에 대한 자막삽입용, 유선방송 시스템의 각종 안내 자막삽입용, 각종 행사장에서 대형 TV를 사용한 각종 안내방송의 자막처리등에 광범위하게 사용할수 있는 것이다.
우선 제 1 도 내지 7도의 IBM-PC용 비데오 자막편집보드를 상세하게 설명한다.
제 1 도에 본 보드의 전체 블럭도가 도시되어 있으며 각 블럭별 동작은 다음과 같다.
* 디지털디코더(Digital Decoder : 1)
비데오신호1과 비데오신호2중에서 하나의 신호를 Y신호(명암신호)와 UV신호(색차신호)로 분리한다. 분리된 신호는 디지탈 형태로 나온다.
* 디지털-아날로그컨버터(D/A Converter : 2)
디지탈신호인 Y신호, UV신호를 받아 아날로그 형태의 Y신호, U신호, V신호를 만든다.
* 메모리콘트롤러(Memory Controller : 3)
IBM-PC와 자막 데이타를 수록하는 VRAM(5)과의 인터페이스, VRAM(5) 억세스에 필요한 RAS, CAS, OE, WE 신호의 발생, VRAM(5) 읽기, 쓰기 전송, VRAM(5)의 리프레쉬화, 영상 신호와 자막 도트신호와의 멀티플렉서 제어등을 수행한다.
제어레지스터(Control Register)는 4개가 있으며 각 레지스터의 비트(bit) 할당은 제 7 도에 도시된 바와 같이 레지스터 0($3E8)에 각각 다음과 같이 이루어진다.
가) Grab : 0=Freeze, 메모리에 저장된 자막 데이타를 화면에 표시.
1=Grab, 비데오 입력으로 들어오는 신호중에서 명암 데이타의 상위 4비트를 받아들인다.
나) PageSel : 512 * 240 모드에서 Even 또는 Odd field중에서 하나의 field를 선택한다.
0=Even Field
1=Odd Field
다) Res-Sel : 0=512 * 240 해상도
1=512 * 480 해상도
라) BankSel : 호스트로의 억세스하는 경우의 뱅크를 선택한다.
0=Bank 0
1=Bank 1
마) Buf : 오버레이 불능의 경우에 VRAM(5) 버퍼 또는 비데오 입력선택.
0=비데오 입력
1=VRAM(5) 버퍼
바) Ovl-ena : 0=버퍼비트에 따라서 VRAM(5) 내용 또는 비디오 입력을 출력한다.
1=자막을 비데오 입력위에 오버레이 한다.
제 2 도는 자막이 비데오 입력위에 오버레이(Overlay : 중첩)되는 원리를 설명하는 것으로서 VRAM(5)에서는 Grab=0일때 항상 4비트의 데이타가 나온다. 4비트의 데이타가 모두 0일때는 출력영상을 비데오입력을 선택하고 4비트의 데이타중에서 하나라도 0이 아닌 것이 있으면 RAMDAC(8)에서 나오는 자막 출력이 출력영상으로 나간다.
레지스터1($3E9)는 실제 화면에서의 시작라인을 VRAM(5) 내부에서 어떤 line으로 할 것인지를 정한다.
이것은 제 3 도와 같이 도식적으로 설명할 수 있다.
레지스터1이 n의 값을 가지고 있다면 n번째 line이 실제 화면에서는 제일 처음에 나타난다. 그후 255번째 line까지 실제 화면에 나타나고 그후의 실제 화면은 VRAM(5)의 0번째 line에서부터 표시된다.
레지스터2($3EA, $3EB)는 9비트로 이루어져 있으며 패닝시작 line을 지정한다. 이것은 제 4 도 내지 5도와 같이 설명할 수 있다.
레지스터2가 n의 값을 가지고 있다면 n번째 형이 실제 화면에서는 제일 처음에 나타난다. 그후 512번째 행까지 실제 화면에 나타나고 그후의 실제 화면은 VRAM(5)의 0번째 행부터 표시된다.
* 버퍼(Buffer : 4) : 타이틀 편집 기능을 위해 Y신호가 VRAM(5)으로 전달되도록 한다.
* RAMDAC(8) : 자막 표시를 위해 글자의 Y, U, V신호를 발생.
* 아날로그멀티플렉서(Analog Mux : 6) : 자막을 배경 영상위에 표시하기 위해 자막 도트신호를 스위칭한다.
* 엔코더(Encoder : 7) : Y, U, V신호를 변조하여 다시 비데오 신호로 만든다.
여기에서 VRAM(5)은 자막의 데이타를 갖는 메모리이며 각 도트당 4비트씩으로 이루어져 있고 총 128K 바이트의 용량을 가지며 각 도트별 어드레스맵은 제 6 도와 같다.
결과적으로 1바이트를 억세스하면 2도트를 억세스하는 것이 되며 이것은 디스크에 저장된 자막데이타를 빠른 속도로 옮길 수 있게 해준다.
이상과 같은 예시적인 구조의 VRAM의 콘트롤러를 위한 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러를 설명한다.
제 8 도의 블럭다이아그램 내지 13도까지의 신호도를 참고로 하여 설명한다. 스테이트머신(State Machine : 11) : VRAM의 각종 콘트롤 신호를 발생시킨다. 여기에서, 읽기사이클(Read Cycle)은 제 9 도에 도시된 바와 같으며, 쓰기사이클(Write Cycle)은 제10도에, 읽기전이사이클(Read transfer cycle)은 제11도, 쓰기전이사이클(Write transfer cycle)은 제12도, 리프레쉬사이클(Refresh cycle)은 제13도에 도시되어 있다.
HSYNC(수평동기)신호가 들어오면 4번의 리프레쉬사이클과 1번의 전이사이클이 발생되도록 되어 있으며 이 동작을 할 동안에는 호스트억세스가 지연되게 된다.
* 어드레스멀티플렉서(Address Mux : 12) : 호스트억세스시에는 호스트 17비트 어드레스(128k byte)를 받아 로우어드레스(row address)와 컬럼어드레스(column address)를 발생시킨다. 이때 컬럼어드레스의 하위 비트는 스테이트머신(11)에서 발생시키며 이 하위 비트로 1바이트(byte)내의 상위니블(nibble)과 하위니블을 구분한다. 전이사이클시에는 패닝레지스터로부터 SAM 스타트어드레스를 스크롤레지스터로부터 로우 어드레스를 발생시킨다.
* 데이타멀티플렉서(Data Mux : 13)
쓰기사이클시에 두번 발생하는 CAS신호에 대해 처음 CAS에는 하위니블의 두번째 CAS에는 상위니블의 데이타가 RAM에 써지도록 한다.
* 데이타래치(Data Latch : 14)
읽기사이클시에 두번에 걸쳐 들어오는 4비트 데이타중 첫번째 데이타를 래치하여 호스트에서 8비트의 데이타를 한꺼번에 읽을 수 있도록 한다.
이상과 같은 본 발명의 화상처리 및 자막편집보드용 VRAM 콘트롤러는 1개의 칩(chip)으로 필드프로그래머블게이트어레이(FPGA)회로를 간략화시키고 자동으로 2번 CAS를 발생시킴으로써 호스트에서 1번의 8비트 억세스로 4비트 메모리 사용할 수 있고 리프레쉬 기능을 가지는 유용한 발명인 것이다.
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