【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カスタム回路の分野に関しより詳細には、現場で再プログラム可能な論理回路が構築できる構成要素及びセルの分野、及び現場でプログラム可能な論理回路自体に関するものである。

【０００２】

【従来の技術】論理設計者は、設計をするためにカスタム論理回路の必要性を長い間感じていた。 １９７０年代にこの要求はプログラム可能論理列、プログラム可能列論理、及びプログラム可能読み取り専用記憶装置を生み出した。 ７０年代後半に、金属層の下に形成される標準セルを持った集積回路の金属層を特別注文に応じて作ることによりカスタム回路が作られた。 特別に作られた金属層はゲートアレイ製造業者である顧客が限定する方法で標準セルを相互接続した。

【０００３】ゲートアレイはゲートアレイが実行すべき機能が前もって確実に決定出来る場合には良い選択である。 しかしながらゲートアレイは望ましい機能が変化する要求に応じて時と共に変化する場合には良い選択ではない。 こうしたことは回路のデザインが評価され、時を経ての検査結果がデザインの変更を求める場合に起こり得る。 ゲートアレイの別の欠点は、パケット毎にカプセルに入れる機能、及びパケット構造が様々な異なるプロトコルを必要とし、パケットが循環するごとにパケットヘッダーが変化する場合のネットワークセッティング、
例えばトークンリングネットワークにおける配送機能を果たすことができないことである。 この機能は、先行技術ではソフトウェアにおいて為されてきたが、ネットワークスピードが高速になるにつれて更に高速を求めるようになり、そうするとこの機能をハードウェアが果たす必要がでてくる。

【０００４】固定されたゲートアレイの欠点が顕著になる別の応用例は、データフロー通路が特別回路によってエミュレートされるプロセスにおいて、変化の関数として時を通じて変化する場合である。 このようにより柔軟性を求める要求がその機能を変化させることができるようなカスタム回路を生じさせた。

【０００５】フィールドプログラム可能ゲートアレイまたはＦＰＧＡｓとも呼ばれる再プログラム可能ゲートアレイはこの要求に答えて開発された。 しかしながらこれらのゲートアレイはＣＭＯＳ技術において実施された。
ＣＭＯＳは低電力、高い回路密度、高い信頼性と低価格という重要な利点を持つが、スーパーコンピュータ、通信システム、高速ワークステーション、ネットワーク、
自動テスト装置、並列プロセッサー相互接続、及びデザインエミュレーションシステム等の用途において求められる非常に高速のカスタム回路にとっては充分な速度ではない。 これらのように非常に高速の用途では、信号通路にＭＯＳデバイスを持つことは切り替え速度を重大に妨げ、機械の性能の損ねることになる。 これはＣＭＯＳ
とＭＯＳデバイスの電気固有抵抗が高すぎるからであり、これは接合キャパシタンス及びＭＯＳデバイスに固有の他のキャパシタンスと連結されて遅延を生じる。

【０００６】従って、特に高速の用途において、フィールドプログラム可能ゲートアレイ回路に取って代わることのできる高速技術の必要性が生じてきた。

【０００７】

【課題を解決するための手段】発明の教示によればプログラム可能論理回路はデータ通路の中の高速信号を１つかそれ以上の高速デバイスに向ける機能を果たす、ＣＭ
ＯＳデバイスを備えたデータ通路の中のＥＣＬサーキットリ等の高速デバイスを用いるマルチプレクサセルで完成される。 換言すれば、ＣＭＯＳデバイスは一般的にデータ通路から締め出され、高速デバイスを通してどの入力信号をどの出力信号に連結するかの選択をプログラムするためだけに使用される。 好ましい態様では、高速デバイスはＥＣＬテクノロジデバイスであるが、他の態様では、それらは二極デバイスもしくは他の高速技術であってよい。

【０００８】発明の１つの態様では、高速データ通路の外にあるＣＭＯＳデバイスを備えた高速スイッチングトランジスタを可能化するため、高速セレクタはＣＭＯＳ
ステアリングトランジスタを備えた差動電流モード論理回路で完成される。 この態様は高速相補型データ出力信号の複数の出力対のために一対の差動連結ＥＣＬトランジスタを用いる。 これらのＥＣＬスイッチングトランジスタ対の各々は、一対の高速相補型データ入力を受け入れるため、共用入力対に連結されるベースを持つ。 これらのＥＣＬスイッチングトランジスタ対の各々は、定電流源により低電圧電源に選択的に連結される共通のエミッタ分岐点、及び可能化メカニズムの一部であるＮＭＯ
Ｓトランジスタを共用する。 この可能化トランジスタは高速データ通路の外側にあってステアリング信号を受取り、この信号は１つの状態ではＮＭＯＳトランジスタのスイッチを入れて定電流源を低電圧電源に連結し、それによってスイッチングトランジスタを可能化する。

【０００９】ステアリング信号の他の状態はＮＭＯＳトランジスタのスイッチを切りそれによって定電流源を低電圧電源から切り離し、スイッチングトランジスタを不能化する。 可能化メカニズムの他の部分はＰＭＯＳトランジスタであり、これはステアリング信号に連結され、
共通のエミッター分岐点を高電圧電源に連結する。 ＮＭ
ＯＳトランジスターがオンの時、ＰＭＯＳトランジスタはオフとなり、それによってＥＣＬトランジスタが差動モードで操作されるようになる。 ＮＭＯＳトランジスタがオフの時、ＰＭＯＳトランジスタはオンとなり共通のエミッタ分岐点を高電圧電源の電圧まで上昇させ、そのベースエミッタ接合に逆バイアスを印加することによりＥＣＬトランジスタを切る。

【００１０】発明の教示の別の態様では、多重入力、単一出力のマルチプレクサが開示されている。 このマルチプレクサに使用される基本的なスイッチングセルは、１
つの差動連結ＥＣＬ対が一対の高速データ入力及び高速差動出力の共用対に連結され、一対のプルアップ抵抗器を通して高電圧電源に連結されることを除いて同じものである。 高速データ入力対に連結されるその他の全ての差動対は同じ高速データ出力の共用対に連結され、プルアップ抵抗器の１つのセットを共用する。 ＥＣＬトランジスタの各々の差動対はそれ自身の定電流源と、それ自身の可能化サーキットリを持ち対応する可能化回路に連結される専用ステアリング信号を持つ。 可能化サーキットリはセレクタに関して説明した可能化サーキットリと同じ物であり同じ様に作用し同じ属性を持つ。

【００１１】発明の別の態様では、多重入力、多重出力のクロスバスイッチが上記多重入力、単一出力のマルチプレクサを用いて完成できる。 この態様では、第一列の高速データ入力対がマルチプレクサに関して説明した方法で共通の高速データ出力対を共用するために、共に連接される一連の差動連結されたＥＣＬスイッチと連結される。

【００１２】マルチプレクサ構造について上述したようにこの第二列のＥＣＬスイッチ対にのみ共通である第二の高速の相補型データ出力対を共用するために、共に連結される別の列の高速差動連結ＥＣＬスイッチが、第一列の差動連結ＥＣＬスイッチにより使用されるのと同じ高速相補型データ入力を共用するために連結される。 この構造はクロスバスイッチにおける出力数を拡大するために同じ入力信号を共用するこのようなマルチプレクサの多数の列のために繰り返すことができ、その上限は状況下でどの程度のスイッチングスピードの低下が我慢できるかという関数以上である。 このスイッチングスピードの低下は各々の高速データ入力を負荷するＥＣＬスイッチング対の数の関数である。

【００１３】発明の教示による別の態様は、高速エミッタホロワ構造でありこれは前述の構造と共に、レベルシフティング、出力バッファリング、出力電流源もしくは吸い込み容量の上昇のために、もしくはクロスバスイッチの別の形態を完成させるための独立型モードにおいて使用できる。 この態様では、ＥＣＬデバイス等の二極トランジスタがエミッタホロワとして、定電流源に連結される。 高速データ入力は、可能化サーキトリの一部であるＰＭＯＳトランジスタを通して選択的にエミッタホロワのベースに連結される。

【００１４】低電流源はやはり可能化サーキトリの一部であるＮＭＯＳトランジスタを通して選択的に低電圧電源に連結される。 別のＮＭＯＳトランジスタはエミッタホロワトランジスタのベースを定電圧電源に選択的に連結する。 多重構造もしくはたった今説明した「セル」のような構造が使用でき、このようなセルの各々は１つの高速データ入力及び１つの高速データ出力に連結される。 各セルはそれを可能化または不能化する２つの相補型ステアリング信号を受け取る。 ステアリング信号がセルを可能化する状態であれば、第一のステアリング信号に連結される第一のＮＭＯＳトランジスタが、定電流源を低電圧電源に連結し、第二のステアリング信号に連結される第二のＮＭＯＳトランジスターがエミッタホロワのベースを低電圧電源から切り離す。 第二のステアリング信号に連結される可能化サーキットリの中のＰＭＯＳ
トランジスタが次に、高速データ入力をエミッタホロワのベースに連結する。

【００１５】ステアリング信号の第二の相補型状態では、エミッターホロワーのベースが高速データ入力から切断され、ベースエミッター接合に逆バイアスを印加するために低電圧電源に連結される。 同時に、定電流源は低電圧電源から切断され、それによってエミッターホロワーを更に不能にする。 多重入力及び出力に連結されるこのような多重セルはセレクター、マルチプレクサーもしくはクロスバースイッチを完成させるために使用できる。

【００１６】上述した構造は非平衡終端されたＥＣＬ論理、非電流モード二極論理もしくは他の種類の高速技術を用いて完成することができ、フィールドプログラム可能性を提供する可能化サーキットリがＣＭＯＳもしくは他のスイッチング技術において完成され、それは速度が遅いが、データ通路から外すことができる。 一般に、電流モード論理はその速度の故にスイッチング技術にとって好ましく、ＣＭＯＳ技術はその小型であること、及び低電力消費の故に可能化スイッチにとって好ましい。 低電力消費は特に集積ＥＣＬスイッチングの態様において重要である。

【００１７】なぜなら、ＥＣＬトランジスタは多量の電力を消費し、この電力の多量消費は高密度集積構造にとっては問題となる。 電力が適切に消費されないなら、またチップの温度が制御されないなら、熱暴走問題及び温度補正問題が処理されるべき関数となり、それによってデザインが複雑になり、費用と複雑さを増加させる。 更に、多くのトランジスタを追加したり、あるいはチップの実際の消費状況の点から見るとトランジスタ毎の大きさが大きな同数のトランジスタが完成される時に発生するダイサイズの増加がある場合に、集積回路生産収率が低下する。

【００１８】全てのＥＣＬ対及び全てのエミッタホロワは２つかそれ以上の可能化トランジスタが、スイッチング機能毎の密度を効率的に倍化または三倍化することを必要とするので、電力消費問題をさらに悪化させないように、ＣＭＯＳにおいて可能化機能を完成させることが特に有益である。 更に、ＭＯＳトランジスタは対応する二極トランジスタより小型であるので、ＣＭＯＳにおいて可能化機能を完成させることは、少しの場所しか用いず、同じダイの上に多くのスイッチング機能を置くことができ、あるいは小さなダイの上に同数のスイッチング機能を置くことができる。 従って、ＥＣＬ及びＣＭＯＳ
技術の特徴は、本発明の教示による回路が集積回路として製造される時に好ましい特徴である。

【００１９】しかしながら、チップの実際の状況、スイッチングスピードもしくは電力消費が論点ではない場合、高速データ通路内にスイッチを可能化するために二極もしくは他のスイッチング可能化技術を使用することができる。 更に、他のタイプの構造または他の速度の遅い、安価で小型の、あるいはその逆に異なる技術を高速データ通路内のスイッチのために使用してもよい。

【００２０】

【実施例】図１において、プログラム可能論理サーキットリを完成させるために使用するのに適した、発明の教示による１入力２出力のマルチプレクサ用の回路図を示す。 図１に示す態様では、エミッタ結合論理（ＥＣＬ）
サーキットリがデータ通路に使用され、ＣＭＯＳサーキットリが入力からの入力信号を１つかそれ以上の出力に向けるために使用される。 他の態様では、他の速度の速い技術、例えば二極、ジョセフソン接合、弾道効果デバイス等がデータ通路に使用される。

【００２１】高速データ用のデータ入力はＡ及びＡ−で示す。 これら２つの入力はトランジスタＥ１とＥ２の第一対及びトランジスタＥ３とＥ４の第二対から成る２つのＥＣＬ差動対に連結される。 トランジスタＥ１とＥ２
は負荷抵抗器Ｒ１とＲ２を各々持っている。 トランジスタＥ３とＥ４は負荷抵抗器Ｒ３とＲ４を各々持っている。 第一のデータ入力ＡはＥＣＬトランジスタＥ１とＥ
３のベースに連結される。 相補型データ入力Ａ−はＥＣ
ＬトランジスタＥ２とＥ４のベースに連結される。

【００２２】Ｅ１とＥ２の対のコレクタは各々Ｙ１とＹ
１−の出力に連結される。 Ｅ３とＥ４の対のコレクタは各々Ｙ２とＹ２−の出力に連結される。 ＥＣＬトランジスタの各々はコレクタ負荷抵抗器を介して高電圧電源レール１０に連結されるが、Ｒ１はトランジスタＥ１用の負荷抵抗器であり、Ｒ４はトランジスタＥ４用の負荷抵抗器であり、以下同様である。

【００２３】トランジスタＥ１とＥ２のエミッタは電流源トランジスタＣＳ１によって調整される共通の定エミッタ電流を共用するために連結され、トランジスタＥ３
とＥ４のエミッタは電流源トランジスタＣＳ２によって調整される共通の定エミッタ電流を共用するために連結される。

【００２４】これら２個の電流源トランジスタのベースは基準電圧ＶＲＥＦに連結され、エミッタはエミッタフィードバック抵抗器１４と１６を介して、またＮＭＯＳ
ステアリングトランジスタＮ１及びＮ２を介して低電圧電源１２に連結される。 トランジスタＮ１とＮ２のゲートターミナルは各々信号線ＥＮ１とＥＮ２を可能化するために連結される。 これら２個の可能信号線は２個のＰ
ＭＯＳステアリングトランジスタＰ１及びＰ２に各々連結され、それらのトランジスタは高電圧電源１０と共通のエミッター分岐点１８及び２０の間に連結される。

【００２５】図１の操作を以下に記す。 回路の基本的な目的は、１入力２出力のマルチプレクサを完成させるために、相補型信号線Ａ及びＡ−のデータ通路の信号を相補型出力信号対Ｙ１／Ｙ１−またはＹ２／Ｙ２−のいずれかまたはその双方に向けさせることである。 これはＥ
Ｎ１及びＥＮ２の可能化信号もしくはステアリング信号、及びデータ通路の外側にあるＣＭＯＳステアリングトランジスタ対Ｎ１／Ｐ１及びＮ２／Ｐ２を用いて行われる。 当業者なら図１の回路に示したコンセプトを２個以上の出力に延長でき、複数の入力の１つの入力信号を単一出力に向けるために逆向きにできることを認識するであろう。

【００２６】描写目的のために、ＥＮ１可能化信号が活性である、つまり高いと仮定してみよう。 これはステアリングトランジスタＮ１を低電圧電源に接続させ、ステアリングトランジスタＰ１を非伝導性にさせる。 これは電流源ＣＳ１が分岐点１８から矢印２４で示す固定電流を引っ張ることを可能にすることにより、出力対Ｙ１及びＹ１−を活性化する効果がある。 電流源トランジスタＣＳ１は、当業界で公知のように、エミッタ抵抗器１４
によって生じるエミッタへの負のフィードバックによって分岐点２４からの電流の流れを安定させる。

【００２７】トランジスタＰ１は非伝導性であるので、
共通のエミッタ分岐点１８は高電圧電源１０の電圧に保持されず、ＥＣＬトランジスタＥ１及びＥ２は、通常のＥＣＬ差動モード操作におけるように、どのようなデータ信号がデータ入力Ａ及びＡ−に存在する影響下でも、
自由に出力Ｙ１及びＹ１−を通常の電流モード論理バッファ／インバータとして駆動させる。 ＥＮ２ステアリング信号が活性でない、つまり低いと同時に、ＥＮ１ステアリング信号が活性の高い状態である場合、Ｙ２及びＹ
２−出力は非活性化される。

【００２８】これはステアリングトランジスタＮ２が伝導性ではなく、従って電流源トランジスタＣＳ２が共通のエミッタ分岐点２０から電流を引っ張ることができないようにするという事実から生じる結果である。 ステアリング信号ＥＮ２が低い場合、ＰＭＯＳステアリングトランジスタＰ２は伝導性であり、それによって共通のエミッタ分岐点２０を高電圧源１０の電圧にまで押し上げる。 これは明確にＥ３及びＥ４トランジスタを切断し、
入力Ａ及びＡ−から出力Ｙ２及びＹ２−への信号漏洩を防止するために、共通のエミッタ分岐点２０を浮遊したまま残すよりはＥＣＬトランジスタのＥ３及びＥ４のベース・エミッタ接合を肯定的に逆バイアスさせる。

【００２９】ステアリング信号ＥＮ１もしくはＥＮ２が低いものと関連する対のＥＣＬトランジスタの明確な切断が必要ではなく、連合する電流源が活性ではない時に、浮遊する共通のエミッタ分岐点１８または２０が入力と出力間の適切な絶縁を提供するような態様では、Ｐ
ＭＯＳトランジスタＰ１及びＰ２は取り除くことができる。

【００３０】可能化信号ＥＮ２が高い場合、ＮＭＯＳステアリングトランジスタＮ２は伝導性であり、ＰＭＯＳ
ステアリングトランジスタＰ２は非伝導性にされる。 これは電流源トランジスタＣＳ２を低電圧電源に接続することにより、２個の出力Ｙ２及びＹ２−を活性化する効果があり、それによってＡ及びＡ−データ入力の上にあるデータ信号に従って、トランジスタＥ３及びＥ４が出力Ｙ２及びＹ２−を駆動させるようにする。 これはステアリング信号ＥＮ１が同時に活性で高いか否かにかかわらず発生する。

【００３１】ＥＮ２が高いと同時にＥＮ１が低い場合、
ステアリングトランジスタＮ１は非伝導性で、ステアリングトランジスタＰ１は伝導性である。 これは共通のエミッタ分岐点１８を高電圧レールの電圧まで押し上げ、
ＥＣＬトランジスタのＥ１及びＥ２のエミッタベース接合を逆バイアスさせ、それによって入力Ａ及びＡ−を出力Ｙ１及びＹ１−から絶縁させる。

【００３２】ＥＮ１とＥＮ２のどちらかのステアリング信号を高く制御することにより、入力信号対Ａ、Ａ−を出力信号対Ｙ１、Ｙ１−もしくはＹ２、Ｙ２−のいずれかまたはその両方に接続することが可能である。 こうして、信号ＥＮ１及びＥＮ２の状態を制御することにより、入力で非常に高速の信号を複数の出力に切り替えることを、ＣＭＯＳステアリングトランジスタが使用される場合でも、実質的に信号をスローダウンさせることなく電子工学的に制御することが可能である。 ＮＭＯＳステアリングトランジスタＮ１及びＮ２の電気固有抵抗がエミッタフィードバック抵抗器１４及び１６の抵抗よりはるかに低いので、ＮＭＯＳトランジスタＮ１及びＮ２
が電流源トランジスタＣＳ１及びＣＳ２のエミッタから低電圧レールの間の通路に存在することは、回路の操作速度に認知できる程の影響を及ぼさない。

【００３３】図１の構造はもっと多くの出力対を駆動させる多くのＥＣＬ差動対にも使用できるが、ＥＣＬトランジスタベースの接合キャパシタンスにより生じる入力信号線Ａ及びＡ−に対する装荷により課される制限がある。 更に、ＥＣＬ対のβ因子は無限ではないので、多くのＥＣＬ対を加えると、ベース電流は１つの信号に連結されるわずか１０−２０のベースの許容できるＥＣＬ限界を越えることになる。 入力信号線Ａ及びＡ−に連結できるベース数の好ましい限界は４から８である。 Ａ及びＡ−信号線に対する負荷はそれに接続されるトランジスタ数に依存しないことが好ましい。

【００３４】図２において、発明の教示による２入力１
出力マルチプレクサ回路用の回路図を示す。 第一のＥＣ
Ｌトランジスタ対Ｅ５及びＥ６は共通のエミッタ分岐点３０を共用する一方、第二のＥＣＬトランジスタ対Ｅ７
及びＥ８は共通のエミッタ分岐点３２を共用する。 共通のエミッタ分岐点３０はトランジスタＣＳ３とエミッタフィードバック抵抗器３４から成る定電流源に連結される。 この定電流源は電流源を低電圧電源線３６に連結するＮＭＯＳステアリングトランジスタＮ３によって接続・切断が行われる。 トランジスタ対Ｅ５及びＥ６は各々負荷抵抗器Ｒ５、Ｒ６を持ち、それは一対の単一出力線Ｙ及びＹ−を介して第二のＥＣＬトランジスタ対Ｅ７及びＥ８と共用される。 第二のトランジスタ対Ｅ７及びＥ
８はエミッタ分岐点３２を共用し、トランジスタＣＳ４
とエミッタフィードバック抵抗器３８から成る定電流源を共用する。

【００３５】ＣＳ４の定電流源はＮＭＯＳステアリングトランジスタＮ４によって選択的に低電圧電源レール３
６に連結される。 図１の態様と同様に、２個のＰＭＯＳ
ステアリングトランジスタＰ３及びＰ４は各々共通のエミッタ分岐点３０及び３２の電圧を明確に制御するために使用される。

【００３６】第一のＥＣＬトランジスタ対Ｅ５及びＥ６
は可能化信号ＥＮ１が高い時に可能化される。 この状態はＮＭＯＳトランジスタＮ３を稼働させ、電流電源トランジスタＣＳ３を低電圧電源３６に連結する。 トランジスタＥ５及びＥ６は各々の負荷抵抗器Ｒ５及びＲ６を介して高電圧電源線４０に連結される。 ＥＮ１が高い時には、ＰＭＯＳトランジスタＰ３は切られ、共通のエミッタ分岐点３０を開放する。 こうして、トランジスタＥ５
及びＥ６は可能化されて、どのような信号が高速入力信号線Ａ及びＡ−にあってもその影響下に出力線Ｙ及びＹ
−を駆動させる。

【００３７】ＥＮ１が高ければ、ＥＮ２は同時に高くならないように注意する必要がある。 なぜなら、これはＥ
ＣＬ対Ｅ７及びＥ８が出力線Ｙ及びＹ−を同時に駆動させようとすると共に、トランジスタＥ５とＥ６が同じ線を駆動させようとするという矛盾を生じさせ、信号レベルを衝突させる可能性があるからである。 ステアリング信号ＥＮ１が高い時にステアリング信号ＥＮ２が低ければ、この衝突を避けることができる。 なぜなら、低いＥ
Ｎ２はＰＭＯＳトランジスタＰ４を接続させ、それはエミッタ分岐点３２を高電圧電源線４０の電圧にまで押し上げるからである。 これはそのエミッタベース接合を逆バイアスさせることによりＥ７とＥ８を不能化する。 同様に、ＥＮ１が低ければ、トランジスタＥ５及びＥ６は同様にして不能化される。

【００３８】図２の回路の代替的な態様では、ＥＮ１とＥＮ２が同時に活性で高くなることを防止するために、
インターロックサーキットリが使用される。 また、ある態様では、ＰＭＯＳトランジスタＰ３及びＰ４は省略でき、共用エミッタ分岐点を浮遊させたまま残すことはＥ
ＣＬトランジスタ対を不能化する許容できる方法である。

【００３９】図２の多重入力単一出力配置を単一の出力対を共用する多くの異なるＥＣＬ対を駆動させる多くの異なる入力対に使用できることは、当業者には自明であろう。 このような回路が集積回路として完成されたなら、コレクタが同じ出力線に接続される全てのトランジスタが同じコレクタタブを共用してレイアウト領域で巨大な節約をすることができるであろう。

【００４０】このように、例えば４つの別個の入力対が、単一出力対と一対の負荷（プルアップ）抵抗器を共用する４つのＥＣＬトランジスタ対を駆動させることができるであろう。 出力対の１つの出力線に連結される４
つのトランジスタは、同じコレクタタブを共用し、他の出力線に連結される４つのトランジスタも同様にできるであろう。 ４つのＥＣＬ対のせいぜい１つがその対応するステアリング信号によって可能化される一方、他の全てのステアリング信号が不活性になるであろう。 このような態様を表象するものとして図３に示す。

【００４１】図３に用いる表示において、プルアップ抵抗器Ｒ５とＲ６を備えたＥＣＬ対のＥ５とＥ６、及び連合する電流源とＭＯＳステアリングトランジスタをスイッチ５０で表し、トランジスタＥ７及びＥ８等のプルアップ抵抗器を持たないＥＣＬ対、及び連合する電流源とＭＯＳステアリングトランジスタをスイッチ５２、５
４、５６で表す。

【００４２】図３では、第一のＥＣＬトランジスタ対はデータ通路の中の高速信号入力線Ａ及びＡ−により駆動され、一方第二のＥＣＬトランジスタ対は高速入力信号線Ｂ及びＢ−により駆動される。 両方のＥＣＬトランジスタ対は一対の共用出力信号線Ｙ及びＹ−を駆動させ、
一対のプルアップ抵抗器を共用する。

【００４３】図４において、図３に示したように、スイッチ５８、６０、６２、６４から成る第一のモジュールのデータ入力が他の２つのモジュールの対応するスイッチからのデータ入力を駆動させるように相互接続された３つのモジュールから成る４入力３出力クロスバスイッチの表象図を示す。

【００４４】特に、スイッチ５８に対するＡ及びＡ−のデータ入力はスイッチ５８のデータ入力だけではなく、
スイッチ６６と６８のデータ入力にも線５９と６１を介して連結され、Ｂ及びＢ−のデータ入力は両スイッチ６
０及び６８のデータ入力を線６３及び６５を介して駆動させる。 Ｃ及びＣ−のデータ入力は同様にスイッチ６
２、７４、及び７６のデータ入力を駆動させるため、線６７と６９を介して接続され、Ｄ及びＤ−のデータ入力はスイッチ６４、７８及び８０のデータ入力を駆動させるために連結される。

【００４５】図を明瞭にするため、各スイッチの別の可能化入力は図示していないが、各スイッチは図１または図２における信号ＥＮ１等のステアリング信号を受け取るため連結される可能化入力を持っている。 これらのステアリング信号は図１及び２の回路のために上述したように、各スイッチのＥＣＬトランジスタ対の可能化を制御するＣＭＯＳステアリングトランジスタに連結される。

【００４６】図４のクロスバスイッチの操作はステアリング信号のうち選ばれたものを活性化するという明瞭な機能である。 例えば、Ｄ及びＤ−の信号をＷ及びＷ−出力だけに送りたいと思う場合、スイッチ６４に対する可能化信号が活性化され、他の全てのスイッチに対する他の全ての可能化信号は不活性化される。 Ｄ及びＤ−出力がＸ及びＸ−出力に向けられる場合、スイッチ７８だけに対する可能化信号が活性化され、他の全てのスイッチに対する他の全ての可能化信号は不活性化される。

【００４７】出力がその時に限って１つ以上の入力に連結されない限り、いずれの入力対も図４の構造における１つかそれ以上の出力対に連結でき、２つかそれ以上の入力も２つかそれ以上の出力に同時に連結できる。 例えば、Ａ及びＡ−の入力はＷ、Ｗ−及びＹ、Ｙ−の入力に同時に連結でき、Ｄ及びＤ−の入力はＹ、Ｙ−の入力に同時に連結できる。 当業者に自明であろうが、他の多くの組合せも可能である。 図４のクロスバスイッチの構造は多数の入力対及び／もしくは出力対に使用できる。

【００４８】図４の回路のような構造を持った４×４
（４入力対と４出力対）のクロスバスイッチの操作のシミュレーションは約４分の１ナノセカンドの伝搬遅滞を示した。 つまり、出力対のレベル変更が回路を通して伝搬し、１つかそれ以上の選択された出力対のレベルを対応して変更させるのに要する時間が４分の１ナノセカンドである。

【００４９】図１から図４に示した回路は全て、最大出力電圧の揺れが３００ミリボルトのオーダーである電流モード論理を使用する。 出力電圧の揺れが３００ミリボルト以上の値に拡大する場合、軽い飽和もしくは全体飽和がＥＣＬトランジスタに発生する。 電流モード論理スイッチの飽和または軽い飽和は実質的にそのスイッチングスピードを低下させるので、これは非常に望ましくないことである。 このように、好ましい態様では、許容できる範囲の出力電圧の揺れを増加させるためにエミッタホロワが出力バッファとして使用される。

【００５０】エミッタホロワを使用する理由は外にもある。 特に、エミッタホロワは他の論理族を動かすために電圧レベルを変換するために使用され、あるいはより高い電流源を生じさせるか、もしくは長い線を駆動させるため容量を減らすために使用できる。

【００５１】最大の柔軟性を提供するために、発明の教示による電流モード論理スイッチの出力を１つかそれ以上の数のエミッタホロワ配列に連結できることが望ましく、その一部は異なる出力電圧レベル、論理揺れもしくは電流源またはシンクキャパシティ等の異なる特徴を持っていてもよい。

【００５２】この柔軟性を提供するために、図５の回路が発明の教示に従って使用される。 図５の回路では、電流モード論理スイッチもしくは他のタイプの類似した論理スイッチ回路の出力からデータ出力線Ａが線５１を介して、出力線Ｆ１及びＦ２を駆動させるＥＣＬトランジスタＥ９及びＥ１０から成る２個のエミッタホロワに連結される。 これらのエミッタホロワトランジスタの各々は連合する電流源と連合するＣＭＯＳ可能化サーキットリを有する。

【００５３】特に、トランジスタＥ９は出力線Ｆ１を動かし、エミッタフィードバック抵抗器Ｒ７を持ち、図１
−４の回路の電流源トランジスタの場合のように、そのベースを定基準電圧Ｖｒｅｆに連結させた電流源トランジスタＣＳ５にそのエミッタを連結させる。 エミッタホロワトランジスタＥ９用のＣＭＯＳ可能化サーキットリはＮＭＯＳトランジスタＮ６、Ｎ７及びＰＭＯＳトランジスタＰ６から成る。 同様に、エミッタホロワトランジスタＥ１０は、エミッタフィードバック抵抗器Ｒ８を持つ電流源トランジスタＣＳ６にそのエミッタを連結させる。 電流源トランジスタＣＳ６のベースは定基準電圧線Ｖｒｅｆに連結される。 電流源Ｅ１０用の可能化ＣＭＯ
ＳサーキットリはＮＭＯＳトランジスタＮ８、Ｎ９及びＰＭＯＳトランジスタＰ７から成る。

【００５４】エミッタホロワＥ９はステアリング信号Ｅ
Ｎ９が活性で高く、相補型ステアリング信号ＥＮ９−が活性で低い場合に可能化される。 この状態はＮＭＯＳトランジスタＮ７を接続させ、そのエミッタを低電圧電源線５２に連結することにより電流源トランジスタＣＳ５
を活性化させる。 ＥＮ９−が活性で低いので、ＮＭＯＳ
トランジスタＮ６は切断され、ＰＭＯＳトランジスタＰ
６は接続され、それによりトランジスタＥ９のベースが高速入力信号Ａが現在持っているどのような電圧をも取れるようにする。

【００５５】ＰＭＯＳトランジスタＰ６は高速信号通路にあっても、このトランジスタに対する負荷は非常に軽く、１つだけのＥＣＬトランジスタベースと１つのＮＭ
ＯＳトランジスタ電流ドレインから成る。 この軽い負荷は信号伝搬を認識できる程には減速させない。 高速データ信号が負荷され信号伝搬を減速させないようにベースが低電圧電源５２に連結される時、高速信号ＡをトランジスタＥ９のベースから切断する必要があるので、図５
に示した態様ではＰ６トランジスタを使用する必要がある。

【００５６】エミッタホロワＥ９を不能化するために、
ステアリング信号ＥＮ９はその不活性の低い状態まで動かされ、相補型ステアリング信号ＥＮ９−はその不活性の高い状態まで動かされる。 この状態はＮＭＯＳトランジスタＮ７を切断させ、ＰＭＯＳトランジスタＰ６を切断すると同時にＮＭＯＳトランジスタＮ７を接続させる。 これは電流源トランジスタＣＳ５を低電圧電源線５
２から切断し、不活性にさせ、それによってエミッタホロワトランジスタＥ９を不能化する。

【００５７】同時に、ＮＰＮトランジスタＥ９のベース５４はベースエミッタ接合を逆バイアスさせるために低電圧電源５２に連結され、ベース５４はトランジスタＰ
６を切断することによってＡデータ入力線５１から切断される。 トランジスタＥ９のベース５４を低電圧電源に連結することにより、ＮＰＮトランジスタのベースエミッタ接合には逆バイアスがかけられ、それによってＦ１
に連結された電圧源が不用意にトランジスタＥ９のスイッチを入れないようにする。

【００５８】エミッタホロワＥ１０はエミッタホロワＥ
９と同じ様に作用する。 しかしながら、出力線Ｆ２に別の電圧レベルを表示するために、異なる物理的地理を持つか、もしくはエミッタフィードバック抵抗器Ｒ８が別の値を持ったりする。 更に、エミッタホロワＥ１０は長い線を駆動させるために出力線Ｆ２に多くの電流を送ることができるように選定されてもよい。 このように、ステアリング信号ＥＮ１０が活性で高く、ステアリング信号ＥＮ１０−が活性で低い場合、ＮＭＯＳトランジスタＮ９は接続され電流源トランジスタＣＳ６を可能化し、
ＮＭＯＳトランジスタＮ８は切断される一方、ＰＭＯＳ
トランジスタＰ７は接続されてＮＰＮトランジスタＥ１
０のベース５６を高速データ入力Ａに接続する。 Ｅ１０
を切断するためには、ステアリング信号ＥＮ１０を不活性で低くし、ステアリング信号ＥＮ１０−を不活性で高くする。

【００５９】図５の回路の構造は、ステアリング信号Ｅ
Ｎ９、ＥＮ１０及びそれらの補体の状態次第で、高速データ信号Ａが出力Ｆ１または出力Ｆ２のどちらか、あるいはその両方を同時に動かす、あるいはどちらも動かさないことを可能にする。

【００６０】線５１上の別の高速データ入力Ｂは、やはり出力Ｆ２を駆動させるＮＰＮエミッタホロワＥ１１のベースに連結される。 入力Ｂによって駆動され、出力Ｆ
２の出力揺れのレベル移動が望まれる場合、エミッタホロワＥ１１が接続される時におよそ８５０ミリボルトの２個のベースエミッタ降下が高電圧電源線６０と出力Ｆ
２の間に課されるように、エミッタホロワＥ１１を２個の連続するトランジスタで置き換えることができる。

【００６１】エミッタホロワＥ１１とそのステアリングサーキットリはエミッタホロワＥ９及びＥ１０と同様に作用する。 特に、ステアリング信号ＥＮ１１が活性で高く、その補体ＥＮ１１−が活性で低い場合、ＮＭＯＳトランジスタＮ１０は接続され、そのエミッタを低電圧電源線５２に連結することにより電流源トランジスタＣＳ
７を活性化させる。

【００６２】トランジスタＣＳ７のベースは、電流源トランジスタＣＳ５及びＣＳ６のベースと同じ様に、定基準電圧Ｖｒｅｆに連結される。 同時に、ＮＭＯＳトランジスタＮ１１はＥＮ１１−の低い状態によって切断され、ＰＭＯＳトランジスタＰ８が接続されて、高速データ入力ＢをエミッタホロワトランジスタＥ１１のベースに連結する。 これは高速データ入力信号Ｂの論理レベルの変更を生じさせ、それが出力Ｆ２に反映される一方、
高速データ入力信号Ｂとそれに続く出力信号Ｆ２の間に、バッファリング、レベル移動、及びエミッタホロワＥ１１の電流ブースティングの恩恵を置く。

【００６３】こうして、ステアリング信号ＥＮ１１を活性で高くし、ステアリング信号ＥＮ１０を不活性で低くし、その相補型ステアリング信号をそれに対応して活性／不活性状態にすることにより、出力Ｆ２を入力Ｂで動かすことが可能である。 同様に、ステアリング信号ＥＮ
１０を活性で高くし、ステアリング信号ＥＮ１１を不活性で低くし、その相補型ステアリング信号をそれに対応して活性／不活性状態にすることにより、出力Ｆ２を入力Ａで動かすことが可能である。 ステアリング信号ＥＮ
１０とＥＮ１１の両方を同時に不活性で低くすることはできるが、同時に活性で高くすることはできない。

【００６４】注目すべきことは線５１と５３上の入力Ａ
及びＢは図１から４に示した出力、例えばＹ、Ｙ−等のいずれにも連結することができ、また二重のエミッタホロワサーキットリを相補型出力に連結するために使用できることである。 更に、出力Ｆ１及びＦ２は図６の非平衡終端された回路の入力に連結されて、その回路を適切にバイアスさせるために必要な１Ｖｂｅ降下（ベースエミッター電圧降下）を提供することができる。

【００６５】本発明の教示によるスイッチング速度を妨げない速いスイッチング回路とエミッタホロワサーキットリの置換及び組合せの可能数はあまりに多く、それら全てを描写することはできないが、それらは当業者には自明であろう。 スイッチを可能化するか、もしくは高速データ信号のためにステアリング機能を果たすため、データ通路から実質的に取り除かれるＭＯＳ可能化サーキットリを用いる高速スイッチング回路は、ここで開示したものと同等であり、添付請求の範囲に含まれるものである。

【００６６】図１から図４のいずれかの構造に関連して、図５の構造を使用する結果として、図１から図４の高速スイッチを論理族の論理レベルに関係なく、他のタイプの論理族と連結することができ、それに高速スイッチが連結される。 高電圧電源線６０の電圧を上げることにより、またはエミッタフィードバック抵抗器Ｒ７、Ｒ
８及びＲ９の値を変化させ、電流源トランジスタの特徴を変える及び／もしくはエミッタフィードバック抵抗器を通って流れる電流のレベルを変えるため基準電圧Ｖｒ
ｅｆを変えることにより、出力Ｆ１及びＦ２での出力信号のレベルを上昇させることができる。

【００６７】同様に、多くのエミッタホロワトランジスタを連続して連結し、高電圧電源線６０と対応する出力間に連続してベースエミッタの電圧降下を課すために、
回路の中の全てのトランジスタを入力信号レベルの変化につれて同時に接続したり切断することにより、出力レベルの電圧を下向きに変えることができる。 このレベル移動はＥＣＬ速度の利点を損なうことなく行うことができる。 これは設計者にとって大きな柔軟性を提供する。

【００６８】例えば、公知の差動モード縦続論理において、通常の電流源に置き換えられた低い差動対に連結された１対のデータ入力は、高い差動対に連結された他のデータ入力対の対応するレベルより低く、均一に１ベースエミッタ電圧降下（約８５０ミリボルト）であるレベル変更の間で動かされなければならない。 これは図５のエミッタホロワ技術を使用して、例えば１対の入力をＦ
１出力で駆動させ、低い差動対に連結された他の入力対を出力Ｆ２で動かし、一対の連続する連結エミッタホロワを単一のエミッタホロワＥ１０とＥ１１で置き換えることにより実施することができる。

【００６９】当業者なら図５に示したコンセプトを入力Ａがもっと多くのエミッタホロワと多くの出力を駆動できるように拡大でき、入力Ｆ２を動かすことができる入力ＡまたはＢのクロスバスイッチングの可能性を図５の回路の変形によって多くの入力と出力に拡大できることを認識するであろう。 同様に、図１から図４に示したコンセプトはもっと多くの入力と出力に拡大でき、非平衡終端された技術に拡大することができる。 一般的に、差動連結電流モード論理デバイスが好ましい。 なぜなら、
論理揺れを適当な騒音不感域で減少させることができ、
従って高速を達成することができるからである。 しかしながら、集積回路のスペースが論点である場合、またトランジスター数を抑える必要がある場合は、非平衡終端された論理が使用できる。

【００７０】例えば、発明の教示を使用する非平衡終端された高速のＯＲゲートを図６に示す。 この回路においては、差動連結対の電流モードＮＰＮトランジスタ８
０、８１、８４が共通の分岐点８３に連結される。 基準信号Ｖｂｂはトランジスタ８１のベースに連結され、高速データ入力信号ＡとＢはＶｂｂのレベルの上下に揺れる論理状態を持ったトランジスタ８０、８１のベースに連結される。 トランジスタ８６と抵抗器８８から成る定電流源はＮＭＯＳトランジスタ９０が接続される時共通の分岐点８３を選択的に駆動させる。 この状態はステアリング信号ＥＮ１２が活性で高い時に発生する。 これが発生する時、ＰＭＯＳトランジスタ８２は切断され、共通の分岐点８３が自由になって、差動対が可能化される時に通常帯びる電圧を求める。 次に、トランジスタ８
４、８０と８１は出力Ｙ及びＹ−を駆動させる。

【００７１】プルアップ抵抗器９２と９４は出力を高電圧源に連結する。 入力Ａ及びＢの信号の電圧揺れは増加して騒音不感域を増加させるが、どちらの信号の高レベルも１００で示すＶｈレベル以下の１ベースエミッタ電圧降下より高くなることはできない。 こうして、必要な１ベースエミッタ降下を提供するために必要なら、図５
の教示によるエミッタホロワを入力Ａ及びＢを駆動させるために使用できるであろう。

【００７２】図６のコンセプトは当業者には自明であろうが、図１から図４に示した他のスイッチまたはアレイに拡大することができる。 更に、ＮＰＮ二極電流モード論理技術を説明のために使用したが、ＰＮＰ二極技術も使用することができ、如何なる差動連結回路も非平衡終端させることができる。 更に、現存するか、あるいは将来発明されるであろう他の高速スイッチング技術も、速度の遅い可能化／ステアリング論理を高速データ通路から外すならば、発明の教示を実施するために使用することができる。

【００７３】

【発明の効果】全てのＥＣＬ対及び全てのエミッタホロワは２つかそれ以上の可能化トランジスタが、スイッチング機能毎の密度を効率的に倍化または三倍化することを必要とするので、電力消費問題をさらに悪化させないように、ＣＭＯＳにおいて可能化機能を完成させることが特に有益である。 更に、ＭＯＳトランジスタは対応する二極トランジスタより小型であるので、ＣＭＯＳにおいて可能化機能を完成させることは、少しの場所しか用いず、同じダイの上に多くのスイッチング機能を置くことができ、あるいは小さなダイの上に同数のスイッチング機能を置くことができる。

【図面の簡単な説明】

【図１】本発明の教示によるマルチプレクサの好ましい態様の回路図である。

【図２】本発明の教示の１局面による多重入力、単一出力マルチプレクサ用の回路図である。

【図３】４入力と１出力を持った図２のマルチプレクサ用の別表示の回路図である。

【図４】図３の表示を用いて４入力と３出力を持ったクロスバスイッチ用の回路図である。

【図５】図１から図４の回路と共に使用するための高速エミッタホロワの典型的なセットもしくは独立型のフィールドプログラム可能スイッチングアレイとしての回路図である。

【図６】図１から図４の構造が非平衡終端されたＥＣＬ
技術において完成される方法の１例を示す回路図である。

【符号の説明】

Ａ、Ａ− 差動データ入力対 Ｙ１、Ｙ１− 高速相補型データ出力対 Ｅ１、Ｅ２ 二極トランジスタ ＣＳ１ 定電流源 ＥＮ１ ステアリング信号入力 Ｎ１、Ｐ１ 可能化手段 １０ 高電圧電源 １２ 低電圧電源 １８ 分岐点