【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィールドプログラマブルゲートアレイを含む集積回路に関する。

【０００２】

【従来の技術】集積回路（ＩＣ）は、従来、単一の機能あるいはソフトウエアプログラミングによって定義される他の機能を実現してきた。 しかしながら、いずれの場合においても、機能を実現する論理アーキテクチャはＩ
Ｃの設計の間に固定されていた。 最近では、論理アーキテクチャが製造後に変更しうるような集積回路が開発されてきている。 例えば、その論理機能がユーザによって設定されるフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）が開発されている。 図１には、代表的なＦＰＧ
Ａアーキテクチャが示されている。 論理機能は、プログラマブルファンクションユニット（ＰＦＵ）１００、１
０１、１０２、１０３において実現される。 これらのＰ
ＦＵは、当業者の間ではコンフィグラブルロジックブロック（ＣＬＢ）と呼称される場合もある。 各々のＦＰＵ
は、所望の論理及びメモリ機能を実現するために所望の配置に接続された種々の論理回路素子（ＡＮＤゲート、
ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、フリップフロップ、マルチプレクサ、レジスタ、ラッチ、及び３
ステートバッファ等）を含んでいる。 例えば、通常の論理機能は、組み合わせロジック、加算器、カウンタ、及びその他のデータパス機能を含んでいる。 組み合わせロジックはルックアップテーブル（ＬＵＴ）あるいはロジックゲートを用いて実行されるが、シーケンシャルロジックは、通常、フリップフロップやラッチなどのストレージ素子（レジスタ）を用いて実行される。

【０００３】図１に示されているように、ＰＦＵは、１
０４、１０５、１０６、１０７等の導体であるルーティングノード（Ｒノード）を用いて互いに接続されている。 加えて、コンフィグラブルインターコネクトポイント（ＣＩＰ）が２つあるいはそれ以上のＲノードを互いに接続するために用いられている。 ＣＩＰはＣブロック（１０８）とＳブロック（１０９）とに分類されるが、
その機能については以下に記述される。 （より最近のタイプのＦＰＧＡ設計においては、”スイッチングＲノード”と呼称される第三の組の導体が接続を行なうために用いられている。これらは、ＣＩＰ総数を低減しつつ付加的なルーティングフレキシビリティを実現するように、Ｃブロック及びＳブロックの機能を実現する。しかしながら、通常、経路当りより多くのＣＩＰが必要となる。よって、ここで主張されている問題点は、双方のデザインにおいて共通である。）そのレイアウトが対称的なため、ＦＰＧＡは、プログラマブルロジックセル（Ｐ
ＬＣ）と呼称されるほとんど同一の回路ブロックに概念的には分けられる。 例えば、あるＰＬＣ（１１７）は、
通常、単一のＰＦＵ（１０１）、及び前述の関連するＲ
ノード及びＣＩＰを有している。 この集積回路の周辺には、本明細書において”ＰＩＣ”と呼称されているプログラマブル入出力セル（１１１、１１２）が存在する。
これらは、ボンディングパッド（１１７、１１８、１１
９、１２０）を介してその外部の集積回路と通信するための入出力ブロック（１１３、１１４、１１５、１１
６）を有している。

【０００４】図２及び３は、Ｃブロック及びＳブロックの内部で接続が実現される様子を例示した図である。 図２にはＣブロックが図示されている。 この状況では、垂直ルーティング導体２０１、２０２が、ＣＩＰ２０５、
２０６によって選択的に水平ルーティング導体２０３に接続されている。 同様に、垂直ルーティング導体は、他の水平ルーティング導体２０４、２０７、２０８、２０
９、２１０に対して他のＣＩＰによって図示されているように接続されている。 図２に示されているように、各々のＣＩＰは菱形で示され、通常第一のソース／ドレイン領域が垂直導体に接続されかつ第二のソース／ドレイン領域が水平導体に接続された電界効果トランジスタを有している。 図３には、Ｓブロック２５０の代表例が示されている。 垂直導体２５１はトランジスタ２５７によって水平導体２５３へ、トランジスタ２５８によって水平導体２５４へ、選択的に接続されている。 同様に、垂直導体２６３は、トランジスタ２５９、２６０によって水平導体２５３、２５４に対してそれぞれ選択的に接続されている。 垂直導体２５１と２６３とはトランジスタ２６２によって選択的に接続されており、一方水平導体２５３と２５４とはトランジスタ２６１によって選択的に接続されている。 同様に、垂直導体２５２と２６４、
水平導体２５５と２５６は、それぞれ図示されている別のトランジスタによって選択的に接続されている。

【０００５】上記従来技術に係る配置においては、トランジスタのゲートがレジスタ（図示せず）あるいは所定の接続情報をストアしている他の手段によって制御される。 ｎチャネルトランジスタの場合には、トランジスタに印加されるゲート電圧が高い場合にはトランジスタは導通し、２つの導体は接続される。 ゲート電圧が低い場合には、トランジスタは導通しない。 ゲート電圧は、通常、プログラムレジスタあるいは電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）によって制御される。 あるいは、電界効果トランジスタの代わりに、これらの接続が、電気的に切断されうるフューズあるいはアンチフューズなどを含む他の手段によってなされることも可能である。 しかしながら、これらのコンフィグラブルな接続の問題点は、連続導体を介して（すなわちＣＩＰなしに）なされた接続と比較して、それらを信号が伝播するためにより長い時間が必要であるということである。 ＦＰＧＡによって実現される回路の大部分の箇所では、コンフィグラブルなルーティングによる過剰な遅延は、内部で生成された信号に関しては許容されうる。 しかしながら、アプリケーションの入出力（Ｉ／
Ｏ）信号は、通常入力あるいは出力ドライバを介してＩ
／Ｏパッドに接続される信号であり、より厳しい要求が課せられるものである。 これらの信号は、集積回路から出力される場合にはしばしばクロックがかけられるものであり、また入力される場合にはラッチされるものである。 通常、これらは非常に速くなければならない。 このことは、Ｉ／Ｏパッドからレジスタの入力あるいは出力に直接接続されるＩ／Ｏ信号に対して特に当てはまる。

【０００６】この問題は、従来技術に係るいくつかのＦ
ＰＧＡアーキテクチャにおいては、ＰＩＣ中の入出力（Ｉ／Ｏ）パッドの近傍に専用のレジスタを配置することによって取り扱われてきた。 図４に示されているように、通常のＰＬＣ３００は、出力信号をＰＬＣルーティングリソース３０７に供給するＰＦＵ３０２を有しており、ＰＬＣルーティングリソース３０７は前記出力信号をプログラミングされたとおりにＰＩＣ３０１に供給する。 ”データ”出力信号は、フリップフロップ３０３からなるレジスタを介してクロックがかけられ、出力ドライバ３０５を介してＩ／Ｏボンディングパッド３０６に供給される。 ４−ｔｏ−１マルチプレクサ３０４により、フリップフロップ３０３の非反転Ｑ出力及びインバータ３０７を介した反転出力の選択が可能になる。 さらに、クロックがかけられない状態の信号を集積回路の外部に供給することを可能にするために、”データ”信号あるいはインバータ３０８によって反転させられた”データ”信号がフリップフロップ３０３をバイパスすることを可能にしている。 既に述べられているように、フリップフロップ３０３を出力ボンディングパッドの近傍に配置することにより、集積回路チップから出力される信号に対して高速にクロックをかけることが可能になる。
しかしながら、出力信号は、ＦＰＵから、前述のようにＲノード及び少なくとも一つのＣＩＰを含むルーティングリソース３０７を介して、ＰＩＣへ伝播しなければならないことに留意されたい。 同様の状況が、図５に示された入力回路に関しても発生する。 ＰＩＣは、実際には出力回路におけるＩ／Ｏボンディングパッド３０６と物理的に同一のＩ／Ｏボンディングパッド４０１を含んでいる。 入力信号は、入力バッファ４０２を介して特別のレジスタ４０３に供給され、ルーティングリソース４０
４を介してＰＬＣ４０６内のＰＦＵ４０５に供給される。 この場合も、ルーティングデバイス４０４は、Ｒノードと少なくとも一つのＣＩＰを含んでいる。 双方の場合とも、特別のレジスタはＩ／Ｏパッドによってのみアクセスされるものであり、内部ＦＰＧＡにおけるものとは相異なった機能を有している。

【０００７】

【発明が解決しようとする課題】図４、５に示されているように、ＰＩＣ中のレジスタ（３０３、４０３）は、
ＰＦＵにおけるものよりもより少ない入力（クロックイネーブル及びローカルセット／リセット）を有する傾向がある。 例えば、ＰＦＵ３０２はルックアップテーブル３１０からの信号を受信するレジスタ、この場合はフリップフロップ３０９を有している。 このことにより、組み合わせ論理回路を実現することが可能になる。 ルックアップテーブルは所定の場合にはマルチプレクサ３１１
によってバイパスされ、ローカルリセットあるいはグローバルリセットがＯＲゲート３１２を介して供給される場合もある。 ＰＦＵの出力は、出力ドライバ３１３を介してルーティングリソースに供給される。 図４のＰＦＵ
４０５は、図３に示されたものと同一である。 （当業者には、他の種々のＰＦＵデザインも考えられることが明らかである。）さらに図示されているように、各々のＰ
ＦＵ内においてＬＵＴから各々のレジスタへの直接接続も通常存在する。 しかしながら、ＬＵＴはＰＩＣ内のレジスタに対しては利用可能ではない。 よって、従来技術に係る解決法は、特に、Ｉ／Ｏ信号がラッチされる必要が無い場合には、ＰＩＣ内の特別のレジスタが集積回路上の領域を無駄遣いする、ということを含む種々の理由から望ましくない。 さらに、特別のレジスタの存在により、ＦＰＧＡのコンフィグレーションを行なうために必要とされるソフトウエアの実現をより困難にする。 このことは、ソフトウエアが２つの異なったタイプのレジスタを取り扱わなければならないこと及びあるレジスタは関連するＬＵＴに対する高速接続を有しているのに対して他のものは有していないという事実によるものである。 それゆえ、これらの問題点を有さない回路設計を実現することが望まれている。

【０００８】

【課題を解決するための手段】本発明に従って、プログラマブル機能ユニットアレイ内の選択されたレジスタとＩ／Ｏパッドとを直接接続する専用経路を有するフィールドプログラマブルゲートアレイが提供される。 例えば、Ｉ／Ｏパッドから入力ドライバを介して与えられたＰＦＵ内の選択されたレジスタの入力への専用接続（すなわち、コンフィグレーション可能な相互接続ポイントを有さない接続）が提供される。 この接続と同一の経路あるいは相異なった経路が、与えられたＰＦＵのレジスタ出力を出力ドライバを介してＩ／Ｏパッドへ直接接続するために用いられる。

【０００９】

【実施例】以下、本発明に係る、Ｉ／Ｏパッドと内部レジスタとの間の直接接続を有するフィールドプログラマブルゲートアレイが記述される。 図６は、プログラマブル機能ユニット５０１とルーティングリソース５０２を含むプログラマブル論理セル５００を示した図である。
このＰＦＵはフリップフロップ５０３という形態を有するレジスタを含んでいるが、他の形態のレジスタも本発明に係る技法とともに用いられうる。 ＰＦＵは、レジスタへの入力を供給する２−ｔｏ−１マルチプレクサ５０
５を介して選択的にバイパスされるルックアップテーブルを有している。 ローカル及びグローバルセット／リセット信号は、ＯＲゲート５０６を介してフリップフロップのセット／リセット入力に供給される。 出力ドライバ５０７はＰＦＵ出力信号を、前述のＲノード及びＣＩＰ
の形態を有するルーティングリソースに供給する。 ルーティングリソースは、通常、ＰＦＵ出力をアレイ内の他の一つあるいは複数個のＰＦＵの入力に対して接続する。 本実施例においては、ＰＬＣは図３に示された従来技術に係るデザインのものと同等である。

【００１０】しかしながら、本発明においては、ＰＦＵ
がボンディングパッドに対して出力信号を供給する場合には、コンフィグラブル相互接続ポイントを有さない専用の経路を介してそれを実現する。 この目的のために、
直接接続導体５０８により、ＰＬＣ５００内のフリップフロップの出力からＰＩＣ５００の入力への直接の経路が実現されている。 本実施例においては、導体５０８はマルチプレクサ５０９の入力に対して接続されており、
このマルチプレクサ５０９はＰＬＣからの信号を出力ドライバ５１１及びＩ／Ｏパッド５１２に対して選択的に供給する。 ４−ｔｏ−１マルチプレクサ５０９がフリップフロップからの非反転出力あるいはインバータ５１３
による反転出力のいずれかを選択することに留意されたい。 あるいは、このマルチプレクサはルーティングリソース（この経路には一つあるいは複数個のＣＩＰが含まれる）から導体５１４を介して供給される非反転信号あるいはインバータ５１５による前記信号の反転信号をも選択しうる。 よって、本発明に係る技法により、ＣＩＰ
を介した出力信号のルーティングが回避され、集積回路から出力される信号に対して高速にクロックをかけることが可能になる。

【００１１】図６は、前記直接接続と同等の直接接続がＰＩＣ６００内のボンディングパッド６０４とＰＬＣ６
０１内に配置されたＰＦＵ６０２内のフリップフロップ６０３の入力との間において実現された本発明の実施例を示す図である。 この目的のために、導体６０６がドライバ６０５の出力から、フリップフロップ６０３への入力信号を選択的に供給するマルチプレクサ６０７の入力への直接経路を実現している。 この経路はコンフィグラブル相互接続ポイントを含んでおらず、入力信号の高速性が維持されている。 あるいは３−ｔｏ−１マルチプレクサ６０７はルックアップテーブル６０８の出力もしくはバイパス信号６０９を選択する。 ローカル／グローバルセット／リセット信号がＯＲゲート６１０を介して供給され、出力ドライバ６１１は前述されているようにルーティングリソースに対してＰＦＵ出力を供給する。 すなわち、図６に示された配置においては、図４に示されている従来技術に係るＰＩＣにおいて要求されていた、
特別なレジスタの使用が回避されている。 入力ドライバ６０５は、通常、ＦＰＧＡ内での利用のフレキシビリティを考慮して、入力信号を導体６１４を介してＲノードに供給する。 さらに、ルーティングリソースノード６１
２、６１３を介して種々の信号がＰＦＵ６０２に対して供給されるが、本発明に係る技法により、入力信号の高速ラッチングを実現しつつプログラミングに関するフレキシビリティが保持される。

【００１２】前記実施例においては、一つのＰＦＵ当り一つのルックアップテーブル及び一つのフリップフロップが配置されていたが、別の実施例においては、一つのＰＦＵ当り四つのＬＵＴ及び四つのフリップフロップが配置され、そのため、各々のＰＦＵによって４データビットが提供されるようなニブルモードタイプのオペレーションが可能になっている。 この場合には、ＰＩＣあたり四つのボンディングパッド及び関連するドライバが配置されている。 このようなデザインの一つにおいては、
シーケンシャル素子（５０３、６０３）として機能するレジスタが、フリップフロップが通常２つのラッチとしてインプリメントされるという事実を利用して、ユーザによってプログラムされたものに従ってフリップフロップあるいはラッチのいずれかとして機能する。 さらに、
前記実施例においては、シーケンシャル素子と関連するボンディングパッドとの間の直接接続が示されているが、組み合わせ素子とボンディングパッドとの間の直接接続が実現されていても良い。 例えば、ルックアップテーブル５０４とボンディングパッド５１２との間の直接出力経路が実現されることも可能であり、ボンディングパッド６０４とルックアップテーブル６０８との間の直接入力経路が実現されることも可能である。 これらの場合においては、マルチプレクサが、シーケンシャル論理素子あるいは組み合わせ素子が関連するボンディングパッドに対して接続されるかを選択する。 あるいは、シーケンシャル論理素子と組み合わせ素子との双方に対して専用のボンディングパッドが配置されても良い。 前記実施例においては、ローカル及びグローバルセット／リセット、及びクロックイネーブルがフリップフロップに対して供給されているが、ある種のデザインにおいては双方の信号は共には必要ではない。 前述されているように、本発明に係る技法は、図１、図２に示されているようなＳブロック及びＣブロックタイプの相互接続と共に用いられた場合、スイッチングＲノードタイプの相互接続と共に用いられた場合、あるいはルーティングリソースにおいてＣＩＰを用いるようなタイプと共に用いられた場合のいずれにおいても利点を有しているが、それらは当業者には明らかである。

【００１３】以上の説明は、本発明の一実施例に関するもので，この技術分野の当業者であれば、本発明の種々の変形例が考え得るが、それらはいずれも本発明の技術的範囲に包含される。

【００１４】

【発明の効果】以上述べたごとく、本発明によれば、プログラマブル機能ユニットアレイ内の選択されたレジスタとＩ／Ｏパッドとを直接接続する専用経路を有するフィールドプログラマブルゲートアレイが提供される。

【図面の簡単な説明】

【図１】従来技術に係る代表的なフィールドプログラマブルゲートアレイを示す図。

【図２】コンフィグレーション可能な相互接続ポイント（ＣＩＰ）を含む従来技術に係る代表的なフィールドプログラマブル接続ブロックを示す図。

【図３】コンフィグレーション可能な相互接続ポイント（ＣＩＰ）を含む従来技術に係る代表的なフィールドプログラマブル接続ブロックを示す図。

【図４】プログラマブル入出力セル内に特別の出力レジスタを含めるための従来技術に係る代表的な技法を示す図。

【図５】プログラマブル入出力セル内に特別の入力レジスタを含めるための従来技術に係る代表的な技法を示す図。

【図６】本発明に係る、プログラマブル機能ユニットの出力から出力ボンディングパッドへの直接接続を示す図。

【図７】本発明に係る、入力ボンディングパッドからプログラマブル機能ユニットの入力への直接接続を示す図。

【符号の説明】

１００、１０１、１０２、１０３ ＰＦＵ １０４、１０５、１０６、１０７ Ｒノード １０８、１１０ Ｃブロック １０９ Ｓブロック １１１、１１２ ＰＩＣ １１３、１１４、１１５、１１６ 入出力ブロック １１７、１１８、１１９、１２０ ボンディングパッド ２００ ２０１、２０２ 垂直ルーティング導体 ２０３、２０４、２０７、２０８、２０９、２１０ 水平ルーティング導体 ２５１、２５２、２６３、２６４ 垂直ルーティング導体 ２５３、２５４、２５５、２５６ 水平ルーティング導体 ２５７、２５８、２５９、２６０、２６１、２６２ トランジスタ ３００ ＰＬＣ ３０１ ＰＩＣ ３０２ ＰＦＵ ３０３ フリップフロップ ３０４ ４−ｔｏ−１マルチプレクサ ３０５ 出力ドライバ ３０６ Ｉ／Ｏパッド ３０７ ルーティングリソース ３０８ インバータ ３０９ フリップフロップ ３１０ ルックアップテーブル ３１１ ２−ｔｏ−１マルチプレクサ ３１２ ＯＲゲート ３１３ ＰＦＵ出力ドライバ ４００ ＰＩＣ ４０１ Ｉ／Ｏパッド ４０２ 入力ドライバ ４０３ フリップフロップ ４０４ ルーティングリソース ４０５ ＰＦＵ ４０９ フリップフロップ ４１０ ルックアップテーブル ４１１ ２−ｔｏ−１マルチプレクサ ４１２ ＯＲゲート ４１３ ＰＦＵ出力ドライバ ５００ ＰＬＣ ５０１ ＰＦＵ ５０３ フリップフロップ ５０４ ルックアップテーブル ５０５ ２−ｔｏ−１マルチプレクサ ５０６ ＯＲゲート ５０７ ＰＦＵ出力ドライバ ５０８、５１４ 導体 ５０９ ４−ｔｏ−１マルチプレクサ ５１０ ＰＩＣ ５１１ 出力ドライバ ５１２ Ｉ／Ｏパッド ６００ ＰＩＣ ６０１ ＰＬＣ ６０２ ＰＦＵ ６０３ フリップフロップ ６０４ Ｉ／Ｏパッド ６０５ 入力ドライバ ６０６、６０９、６１４ 導体 ６０７ ３−ｔｏ−１マルチプレクサ ６０８ ルックアップテーブル ６１０ ＯＲゲート ６１１ ＰＦＵ出力ドライバ ６１２、６１３ ルーティングリソース

フロントページの続き (72)発明者 バリィ ケビン ブリトン アメリカ合衆国、18078 ペンシルベニア、 リハイ カウンティ、シュネックスビル、 モーホーク ドライブ 5072 (72)発明者 ドゥワイト ダグラス ヒル アメリカ合衆国、94070 カリフォルニア、 サンマテオ カウンティ、サン カルロ ス、ベスト コート 718 (72)発明者 ウィリアム アンソニー オズワルド アメリカ合衆国、18104 ペンシルベニア、 リハイ カウンティ、アレンタウン、ロン レイン 223