Activation-control of field programmable gate array and field frogrammable gate array
专利汇可以提供Activation-control of field programmable gate array and field frogrammable gate array专利检索，专利查询，专利分析的服务。并且PURPOSE: To prevent malfunction by reducing a rush current to a digital circuit using FPGA.
CONSTITUTION: A sequence circuit is configured on each FPGA 11, 12, 13, the circuit information in the ROM 14 that specifies the order of activation is written into each FPGA 11-13 at the same time with the initial activation to configure a circuit. A sequence circuit capable of performing different timing operation is written into each FPGA, the order of activation for each FPGA 11-13 is specified by the sequence of this sequence circuit.
COPYRIGHT: (C)1994,JPO，下面是Activation-control of field programmable gate array and field frogrammable gate array专利的具体信息内容。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフィールド・プログラマブル・ゲート・アレイ（以下ＦＰＧＡと記す）の起動制御方法およびＦＰＧＡに関する。
【０００２】
【従来の技術】ＦＰＧＡは、例えば特開昭６３−９７０
１１号公報に記載されているように、小中規模の集積回路に取って代わる重要な設計手段とされている。 そしてこれは、複数のアンドゲートやオアゲートが行列状に配列され、これらのゲートを配線してディジタル回路を構成する書き込み可能な配線部を有するものである。
【０００３】図２は従来のＦＰＧＡを用いたディジタル回路のブロック図である。 このディジタル回路は、回路情報が書き込まれているＲＯＭ１１と、回路を実現するためのＳＲＡＭタイプのＦＰＧＡ２１，２２，・・・２
３とから構成されている。 第１のＦＰＧＡであるＦＰＧ
Ａ２１、第２のＦＰＧＡであるＦＰＧＡ２２、第ｎ（ｎ
は２以上の整数）のＦＰＧＡであるＦＰＧＡ２３の書き込み線２６は、それぞれシリーズに接続されている。 回路情報が書き込まれたリード・オンリ・メモリ（以下Ｒ
ＯＭと記す）２４のアドレス・データ線２５はＦＰＧＡ
２１に接続されている。 回路の実現（書き込み）は、最初の電源投入時、接続順にしたがって行われる。 回路が構成された後は、各ＦＰＧＡ２１〜２３が同時に動作を開始していた。
【０００４】
【発明が解決しようとする課題】このような従来の起動方法では、起動時の突入電流のピーク値の上昇が大きく、また最初の起動時（書き込み時）では、回路の構成によっては電源投入から動作開始まで時間がかかるために外部ＬＳＩとのインターフェースがうまく取れず、誤動作のおそれがあった。
【０００５】本発明は、このような点に鑑みてなされたものであり、ＦＰＧＡを用いたディジタル回路の起動時のシーケンスを制御することで、突入電流を低減し、誤動作を防止することができるＦＰＧＡの起動制御方法およびＦＰＧＡを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のフィールド・プログラマブル・ゲート・アレイの起動制御方法は、複数のＳＲＡＭタイプのフィールド・プログラマブル・ゲート・アレイをシリーズに接続し、前記フィールド・プログラマブル・ゲート・アレイにそれぞれ異なる起動順序を規定するように、各フィールド・プログラマブル・ゲート・アレイにそれぞれシーケンス回路を構成するための回路情報をリード・オンリ・メモリに書き込み、このリード・オンリ・メモリによって各フィールド・プログラマブル・ゲート・アレイにそれぞれ前記シーケンス回路を構成し、これらのシーケンス回路に規定された起動順序にしたがって各フィールド・プログラマブル・ゲート・アレイを起動するものである。
【０００７】本発明のフィールド・プログラマブル・ゲート・アレイは、行列状に配列された複数のゲートと、
これらのゲートを配線してディジタル回路を構成する書き込み可能な配線部とを有するＳＲＡＭタイプのフィールド・プログラマブル・ゲート・アレイであって、前記ゲートおよび配線部によって構成され、当該フィールド・プログラマブル・ゲート・アレイの起動順序が規定されたシーケンス回路を備えている。 これには、各ゲートがＭＯＳＦＥＴで構成されているものがある。
【０００８】
【作用】本発明のＦＰＧＡの起動制御方法に用いるディジタル回路は、回路情報が書き込まれたＲＯＭと、それを回路として実現するためのＳＲＡＭタイプのＦＰＧＡ
とからなる。 ＲＯＭ内の回路情報には、各ＦＰＧＡに、
起動順序を規定するためのシーケンス回路を構成する情報を書き込んでおき、各ＦＰＧＡにシーケンス回路を構成し、それにより起動制御を行う。
【０００９】
【実施例】次に本発明の実施例について図面を参照して説明する。
【００１０】図１は本発明の一実施例のＦＰＧＡを用いたディジタル回路のブロック図である。 本実施例は、回路情報が書き込まれているＲＯＭ１１と、回路を実現するためのＳＲＡＭタイプのＦＰＧＡ１１，１２，・・・
１３とから構成されている。 第１のＦＰＧＡであるＦＰ
ＧＡ１１、第２のＦＰＧＡであるＦＰＧＡ１２、第ｎ
（ｎは２以上の整数）のＦＰＧＡであるＦＰＧＡ１３の書き込み線１６は、それぞれシリーズに接続されている。 回路情報が書き込まれたＲＯＭ１４のアドレス・データ線１５はＦＰＧＡ１１に接続されている。
【００１１】次に本実施例の動作を説明する。 各ＦＰＧ
Ａ１１〜１３に構成されるシーケンス回路１７は、各Ｆ
ＰＧＡ１１〜１３に回路が実現されてから、そのＦＰＧ
Ａ１１〜１３内の回路を動作させるためのタイマであり、各ＦＰＧＡ１１〜１３の起動順序を決めるものとなる。 すなわち最初の電源投入時、各ＦＰＧＡ１１〜１３
にはそれぞれ異なったタイミングがとれるシーケンス回路が書き込まれる。 このシーケンス回路のシーケンスにより、各ＦＰＧＡ１１〜１３の起動順序が規定される。
起動順序は、どのシーケンス回路をどのＦＰＧＡに構成するかということで任意に決定できるので、回路構成から考えて、最も良い起動順序になるようにすることで、
外部ＬＳＩとのインターフェースも良くなり、突入電流のピークも低減できることになる。
【００１２】
【発明の効果】以上説明したように本発明は、各ＦＰＧ
Ａに、起動順序を規定するためのシーケンス回路を構成する情報を書き込んでおき、各ＦＰＧＡにシーケンス回路を構成し、それにより起動制御を行うことにより、突入電流の低減と誤動作の防止ができる効果がある。
【図１】本発明の一実施例のＦＰＧＡを用いたディジタル回路のブロック図。
【図２】従来のＦＰＧＡを用いたディジタル回路のブロック図。
１１，１２，１３ ＦＰＧＡ １４ ＲＯＭ １５ アドレス・データ線 １６ 書き込み線 １７ シーケンス回路
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