【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：FieldProgrammable Gate
Array)に関する。

【０００２】

【従来の技術】プログラマブル・アレイを用いた回路は、特定用途向けＩＣ（ASIC:Application Specified I
C ）などの少量生産品や試作用ＩＣとして用いられてきた。 従来から、このようなプログラマブル・アレイを用いた回路として、マスクレベルでカスタマイズされる、
即ち需要者の要求する仕様のものにされるゲートアレイ（ＧＡ）やスタンダードセル（ＳＣ）、ユーザ自身の手元でカスタマイズされるＰＬＡ（Programmable Logic A
rray）などが代表的なものとして用いられてきている。
ＳＣは、ＬＳＩ内で使用される論理回路ブロックをあらかじめコンピュータに登録しておき、コンピュータの自動処理によって、これらの論理回路ブロックを配置・配線してユーザが所望の製品をつくるものである。 またＧ
Ａは、論理ゲートを構成する基本回路をあらかじめ半導体基板上にアレイ状に形成しておき、スタンダードセルと同様に、自動配線により配線パターンを決定してユーザが所望するＬＳＩを作るものである。 これらは、始めからすべて設計する必要がある通常のＬＳＩに比べると、開発期間が短いという利点を有する。 しかし、これらの方式でも、ユーザが設計し、自動配置・配線が終わった後に製造工程が必要であり、設計完了から製品完成まで、数週間から数ケ月かかるという問題がある。 即ちＧＡやＳＣは任意の論理回路を実現できるという利点がある反面、ＰＬＡに比較して開発費が高く開発期間も長いという欠点がある。 これに対し、ＰＬＡは、低コスト・短期間でカスタマイズできるものの、実現可能な回路に制限がある。 近年、これら両者のデバイスの短所を補うべく、ＧＡのように任意の回路を、ＰＬＡのようにユーザの手元で開発できるという特徴を有するＦＰＧＡと呼ばれるデバイスが開発されている。 このＦＰＧＡは、
複数あるいは単体のトランジスタからなる基本セルと、
それらを繋ぐための配線及びプログラマブル素子を予め配置しておき、ユーザがそれらのプログラマブル素子をプログラムすることにより所望の回路を得るものである。 このようなデバイスとして、プログラマブル素子や基本セルの異なるさまざまなデバイスが開発されている。

【０００３】次に、上記プログラマブル素子として、例えば、ロジックブロックにつながる縦横の配線の交叉部分を導通／遮断するためにアンチヒューズを用いた、Ｆ
ＰＧＡについて説明する。

【０００４】図１には、プログラマブル素子としてアンチヒューズＡを用いたＦＰＧＡを示す。 これらのアンチヒューズＡのうちの任意のものを選択的にプログラムすることにより、所望の論理回路が得られる。 各アンチヒューズＡは、図中縦方向に走る第１の配線群ＬＧ１と、
横方向に走る第２の配線群ＬＧ２との交叉部分に設けられている、第１の配線Ｃと第２の配線Ｒは立体的に交叉している。 これらの配線群を配線リソースと呼ぶこともある。 そして、各アンチヒューズＡは、未プログラム状態においては、第１の配線と第２の配線を遮断した状態にあり〔図２（ａ）参照〕、プログラム済の状態においては、第１の配線と第２の配線を接続した状態となる〔図２（ｂ）参照〕。 以後の例においてもプログラム前、プログラム済のアンチヒューズのシンボルとしてそれぞれ図２の上方に示したものを用いる。

【０００５】図３はプログラムの手順を説明するために、図１におけるロジックブロックＬＢを省略し、配線群とその交叉部分に存在するアンチヒューズを抜き出して描いたものである。 図３（ａ）に示すのはプログラム前の状態であるが、この状態からＡ２２で示すアンチヒューズをプログラムするには、例えば、配線Ｃ２、Ｒ２
にそれぞれプログラム電位ＶＰＰ、接地電位ＧＮＤを与えその他の配線には中間電位（約ＶＰＰ／２）を与えればよい。 その結果、非選択のアンチヒューズの両端にはアンチヒューズがプログラムされない電位差しか印加されず、アンチヒューズＡ２２の両端のみにプログラム電圧が印加されるので選択的にプログラムすることができる。 アンチヒューズＡ２２のプログラム中の電位関係を示したのが図３（ｂ）である。 続いて（ｃ）に示すようにアンチヒューズＡ２１をプログラムしようとしてＣ
１、Ｒ２にそれぞれプログラム電位ＶＰＰ、接地電位Ｇ
ＮＤを与え、その他の配線には中間電位（ＶＰＰ／２）
を与えようとすると、既にプログラム済みでＲ２とＣ２
を短絡しているアンチヒューズＡ２２により、接地電位と中間電位の間が接続され、過大な電流が流れてしまう。 この電流はプログラムされたアンチヒューズ数に比例して大きくなる。 このためプログラム中の消費電力が大きくなったり、場合によっては配線群に意図した電位が印加されずに、選択のアンチヒューズがプログラムできないなどの問題があった。

【０００６】また図８は、あらかじめ入力端子Ｇ１、Ｇ
２を共通とした、あるいはプログラムにより入力を共通とした複数のロジックブロックの出力部を示したものであり各ロジックブロックＬＢ１〜ＬＢ６をＭＩＬ記号で示すと図９のようになる。 図８中Ｖ１、Ｖ２はプログラム終了後に、それぞれ電源電位、接地電位を与えるための配線であるが、プログラム中は浮遊電位としてある。
その理由は、入力端子Ｇ１、Ｇ２の電位の如何によらず、ロジックブロックＬＢ１、ＬＢ３、ＬＢ４、ＬＢ６
においては、出力部を構成するｐ型電界効果トランジスタ、ｎ型電界効果トランジスタのうち少なくとも一方がＯＮ状態にあり、プログラムするために配線Ｒ１，Ｒ
３，Ｒ４，Ｒ６に印加した電位が電源位置、あるいは接地電位と短絡され消費電流が大きくなったりプログラムが正常に行われない可能性があるためである。

【０００７】今、先ず配線Ｒ１、Ｃ２を互いに接続する場合を考える。 この時には図１０に示すように、Ｒ１、
Ｃ２にそれぞれ、接地電位ＧＮＤ、プログラム電位ＶＰ
Ｐを、与え、その他の配線には中間電位を与えれば良い。 これによりアンチヒューズＡ１２の絶縁が破壊されＲ１、Ｃ２が短絡される。 続いて、アンチヒューズＡ６
２をプログラムすることを考える。 この時図１１に示す様に、Ｃ２にプログラム電圧ＶＰＰを、Ｒ６に接地電位ＧＮＤを、その他の配線に中間電位を与えればよいが、
この場合、以下のような問題がある。 Ａ１２が既に短絡状態にあるのでＲ１はＣ２と同じプログラム電位ＶＰＰ
になるが、この電位は、入力端子Ｇ１の電位の如何によらず、ロジックブロックＬＢ１、ＬＢ６の出力部を構成するｐ型電界効果トランジスタ、ｎ型電界効果トランジスタのうち少なくとも一方が同時にＯＮ状態にあることから、Ｖ１あるいはＶ２を通じてＲ６に出力されることになる。 ところが、Ｒ６には別途に接地電位が与えられているため、プログラム電圧ＶＰＰと接地電位間で短絡が生じ過大な電流が流れることになる。 さらに、最悪の場合にはアンチヒューズＡ６２の両端には必要なプログラム電位が印加されずにプログラムできなくなる。 これを回避するには、入力端子を共通とするロジックブロックを使用しない、或いは、複数のロジックブロックの入力を短絡するプログラムを行う前に出力をプログラムしなければならない、など、構成できる回路やプログラム手順に制約を設けることになる。

【０００８】また、上記のようなＦＰＧＡ ＬＳＩにおいては、プログラム前には内部の配線同士が接続されていないため、配線自信の断線や他の部分との短絡などの不良が存在した場合、プログラムが正常に行われていても、回路がユーザの設計通りに動作しない可能性がある。 したがって、ＦＰＧＡ ＬＳＩ中に存在する配線リソースの断線や他の部分との短絡の有無を出荷前に試験し不良品を排除しておくことが必要不可欠である。 この試験は各配線の一端に電圧を与え、この一端とは異なる他方の端へ流れる電流を測定したり、被試験配線とこれに交叉あるいは隣接する配線との間に電位差を与えこの間に流れる電流を測定する必要がある。 しかし、電流の測定を外部装置で行うには時間を要するため試験時間がかかりすぎその結果生産コストが高くなるという問題があった。

【０００９】

【発明が解決しようとする課題】上記のようにアンチヒューズを用いたＦＰＧＡには、あるアンチヒューズをプログラムした後、他のアンチヒューズをプログラムしようとすると消費電力が増加したり、誤書き込みが生じることの他に、プログラム済のアンチヒューズの影響を考えた回路構成やプログラム順序に制約を設けたりしなければならない等の欠点があった。 またユーザの設計した回路によっては、プログラムが実現できない場合もあった。 さらに、配線リソースの断線・短絡の試験には時間がかかりすぎるという問題もあった。

【００１０】本発明は上記に鑑みてなされたもので、その目的は、ＦＰＧＡにおいて、アレイ状に配置されたプログラマブル素子のプログラミングを実現可能とし、アンチヒューズのプログラム時にすでにプログラム済のアンチヒューズの影響を排除して、プログラム中の消費電力を低下させるとともにロジックブロックやプログラム手順に対する制約をとりのぞくことにある。 さらに、配線リソースのテストを高速化することも目的とする。

【００１１】

【課題を解決するための手段】本発明のＦＰＧＡは、第１の配線の複数からなる第１配線群と、第２の配線の複数からなる第２配線群と、前記第１、第２の配線の各交叉部分にアレイ状に設けられ、一端が前記第１の配線に接続され、他端が前記第２の配線に接続され、前記第１、第２の配線間にプログラミング電圧を印加することによりプログラムされて、前記第１、第２の配線の遮断と導通の一方から他方へ切り換わるプログラマブル素子の複数と、前記第１、第２の配線に電圧を与える電圧供給手段であって、プログラム対象とするプログラマブル素子が接続された第１、第２の配線間にはプログラミング電圧を与え、プログラム対象外のプログラマブル素子が接続された第１、第２の配線間には前記プログラミング電圧よりも小さい中間の電位を与えた後に浮遊状態とすることができる、電圧供給手段と、を備えるものとして構成される。

【００１２】また、本発明のＦＰＧＡは、第１の配線の複数からなる第１の配線群と、第２の配線の複数からなる第２の配線群と、前記第１の配線と第２の配線の交叉部分に設けられ、一端が前記第１の配線に接続され、他端が前記第２の配線に接続され、その両端にプログラム電圧を印加することにより両者を選択的に導通あるいは遮断するスイッチング手段と、少なくとも１つの入力端子と、少なくとも１つの出力端子を有し、それらの出力端子の少なくとも一つが前記第１の配線のいずれかと接続された回路ブロックの複数と、前記回路ブロックの出力端子を、少なくとも前記スイッチング手段のプログラム時に、入力端子の電位によらず、電源線ならびに接地線の少なくとも一方と遮断することができる手段とを備えるこものとして構成される。

【００１３】さらに、本発明のＦＰＧＡは、第１の配線の複数からなる第１の配線群と、第２の配線の複数からなる第２の配線群と、前記第１の配線と第２の配線の交叉部分に設けられ、一端が前記第１の配線に接続され、
他端が前記第２の配線に接続され、その両端にプログラム電圧を印加することにより両者を選択的に導通あるいは遮断するスイッチング手段とを含み、前記配線群に不良が存在するか否かを試験するにあたり、被試験配線の一方の端に接続された高電位あるいは低電位を与える電圧供給手段と、前記一方の端に設けられた電圧供給手段が供給する電位と逆の電位を、その配線に与える電圧供給手段と、前記一方の端とは異なる他方の端に接続され、他方の端の電位が前記一方の端に設けられた電圧供給手段が与える電位であるか否かを判定する手段とを備えるものとして構成される。

【００１４】

【作用】本発明においては、プログラム対象とするプログラマブル素子が接続された第１、第２配線間にはプログラミング電圧が与えられる。 これ以外のプログラマブル素子が接続された第１、第２の配線間にはプログラミング電圧よりも小さい電圧を与えた後に浮遊状態となるためプログラム済のプログラマブル素子に起因する電源間の短絡が生じない。

【００１５】本発明においては、プログラマブル素子が接続された、ロジックブロックの出力線を電源線から遮断可能としたので、ロジックブロックやプログラム手順に対する制約が無くなる。

【００１６】本発明においては配線リソースの試験を高速に実現することができる。

【００１７】

【実施例】図４に本発明の第一の実施例を示す。 この図は既にアンチヒューズＡ２２がプログラムされている状態で、アンチヒューズＡ２１をプログラムするときの電位状態を規定している。 記号Ｆはその配線が中間電位を与えられた後に浮遊状態となっていることを意味している。 したがって、既にアンチヒューズＡ２２によりＲ２
と短絡されている配線Ｃ２は、Ｒ２と同じ接地電位ＧＮ
Ｄとなり、図３（ｃ）に示した例のような中間電位と接地電位との間での短絡は生じない。 したがって、プログラム中の消費電力が激減するとともに、アンチヒューズＡ２１の両端には確実にプログラム電圧が印加され正常にプログラムが行われる。

【００１８】図５には図４の電位状態を実現するための回路例とそのプログラム中の電位例を示したものである。 配線Ｒ１、Ｒ２、Ｒ３…の一端にはｎ型電界効果トランジスタＴｒｎ１、Ｔｒｎ２、Ｔｒｎ３…を接続し、
Ｃ１、Ｃ２、Ｃ３…の一端にはｐ型電界効果トランジスタＴｒｐ１、Ｔｒｐ２、Ｔｒｐ３…を接続する。 それらのゲートをそれぞれＧｎ１、Ｇｎ２、Ｇｎ３…、Ｇｐ
１、Ｇｐ２、Ｇｐ３…とする。 図５（ａ）、（ｂ）はアンチヒューズＡ２２が既にプログラムされている状態で、アンチヒューズＡ２１をプログラムする場合の電位状態を２段階に別けて描いたものである。 まず図５
（ａ）のようにＴｒｎ１、Ｔｒｎ２、Ｔｒｎ３…、Ｔｒ
ｐ１、Ｔｒｐ２、Ｔｒｐ３…の配線と接続されていない側のドレイン端子に中間電位（約ＶＰＰ／２）を、ゲート端子Ｇｎ１、Ｇｎ２、Ｇｎ３…にはプログラム電圧Ｖ
ＰＰを、ゲート端子Ｇｐ１、Ｇｐ２、Ｇｐ３…には接地電位ＧＮＤを与え、すべての配線リソースに中間電位を与える。 続いて、（ｂ）のようにアンチヒューズＡ２１
の位置で交叉している配線Ｒ２、Ｃ１と接続されているＴｒｎ２、Ｔｒｐ１の配線と接続されていない側のドレイン端子にそれぞれ、接地電位ＧＮＤ、プログラム電位ＶＰＰを与え、その他の電界効果トランジスタの配線群と接続されていない側のドレイン端子には中間電位を与える。 またゲート端子Ｇｎ２にプログラム電圧ＶＰＰ
を、その他のｎ型電界効果トランジスタのゲート端子には接地電位ＧＮＤを与える。 さらに、ゲート端子Ｇｐ１
に接地電位ＧＮＤを、その他のｐ型電界効果トランジスタのゲート端子にはプログラム電位ＶＰＰを与える。 これによりＴｒｎ２、Ｔｒｐ１のみＯＮ状態、他の電界効果トランジスタはＯＦＦ状態になる。 したがってＲ２、
Ｃ１はそれぞれ接地電位、プログラム電位となりその他の配線リソースのうち既にプログラムされているアンチヒューズによりＲ２、Ｃ１と短絡されていない配線は中間電位に保たれたまま浮遊状態にある。 即ち、プログラムしようとするアンチヒューズＡ２１にはプログラム電位ＶＰＰが与えられてプログラムされる。 また、アンチヒューズＡ２２がプログラムされているとしても、配線Ｃ２が浮遊状態にあることから、配線Ｃ２から配線Ｒ２
（ＧＮＤ電位）に短絡電流は流れない。 つまり、以上により図４と同じ電位状況となり、アンチヒューズＡ２１
は正常にプログラムされる。 図６（ａ）、（ｂ）は、この後さらにアンチヒューズＡ３１をプログラムしようとした場合の電位状態を２段階に別けて描いたものである。 即ち、図６（ａ）に示すように各端子にそれぞれ電位を与え、各配線Ｃ１、Ｃ２、…；Ｒ１、Ｒ２、…を中間電位ＶＰＰ／２にプリチャージする。 この後、図６
（ｂ）に示すように各端子にそれぞれ電位を与えて、対象とするアンチヒューズＡ３１にプログラム電位がかかるようにする。 つまり、配線Ｃ１をプログラム電位ＶＰ
Ｐとし、配線Ｒ３をＧＮＤ電位とする。 その他の配線のうち、すでにプログラムされたアンチヒューズによりＲ
３、Ｃ１と短絡されていないものは、Ｖｐｐ／２に保たれたまま浮遊状態にある。 従って、配線Ｒ３（ＧＮＤ電位）と中間電位、Ｃ２（プログラム電位Ｖｐｐ）と中間電位の間で、短絡電流は流れない。 よって、３つ目のアンチヒューズＡ３１も適正にプログラムされる。

【００１９】図７は第一の実施例のさらに具体的な回路例を示したものである。 ＲＤ１、ＲＤ２はロウデコーダ、ＣＤ１、ＣＤ２はカラムデコーダであり、制御回路（図中ＣＯＮＴＲＯＬと示した）からの制御信号とアドレスデータに応じて、レベル選択回路ＬＳＲ１、ＬＳＲ
２、ＬＳＲ３、…、ＬＳＲｍ、ＬＳＣ１、ＬＳＣ２、Ｌ
ＳＣ３、…、ＬＳＣｎや配線リソースに接続された電界効果トランジスタのゲート端子Ｇｎ１、Ｇｎ２、Ｇｎ
３、…、Ｇｎｍ、Ｇｐ１、Ｇｐ２、Ｇｐ３、…、Ｇｐｎ
を制御する。 これにより、選択されたアンチヒューズの両端に繋がる配線に図５、６に示したような電位を与えることができる。 なお、制御回路への入力信号ＣＴＲＬ
１、ＣＴＲＬ２、…、ＣＴＲＬｋやアドレス信号はユーザの設計した回路に応じて設計支援ソフトウェアにより発生されたデータを書き込み装置を介して入力されるものである。

【００２０】図１２は、本発明の第二の実施例を示したものである。 この実施例では各ロジックブロックＬＢ１
〜ＬＢ６と電源線との間に遮断用の素子Ｓｐ１〜Ｓｐ
６、Ｓｎ１〜Ｓｎ６を挿入したものである。 これらの素子は、２つの端子を有しその端子間を短絡状態あるいは遮断状態のいずれかに保つという特性を持ち、少なくとも、ロジックブロックの出力線Ｒ１〜Ｒ６に一端を接続されているアンチヒューズをプログラムする際には電源線Ｖ１、Ｖ２とロジックブロックＬＢ１〜ＬＢ６とを断線状態にしている。

【００２１】図１３、１４は、アンチヒューズＡ１２、
Ａ６２を順次プログラムする場合の電位状態を示したものである。 まずアンチヒューズＡ１２をプログラムするには図１３に示す電位を与える。 次に図１４に示す電位を印加し、アンチヒューズＡ６２をプログラムする。 この場合、各ロジクブロックＬＢ１〜ＬＢ６の出力線Ｒ１
〜Ｒ６と電源線Ｖ１，Ｖ２とは、遮断用素子Ｓｐ１〜Ｓ
ｐ６、Ｓｎ１〜Ｓｎ６により断線状態であるため図１１
で説明したような現象が生じることはない。 すなわち、
Ｃ２に与えられたプログラム電圧が、既にプログラム済みのアンチヒューズＡ１２、ロジックブロックの出力部を構成する電界効果トランジスタ、電源線Ｖ１またはＶ
２を経由してＲ６に出現し別途与えられている接地電位と短絡されるようなことが無い。 従って、消費電力が激減し、また、選択されたアンチヒューズのプログラム手順を変更したり、ユーザが設計する回路に制限を付けること無しに、確実にプログラムすることができる。 選択されたすべてのアンチヒューズがプログラムされた後に、遮断用素子Ｓｐ１〜Ｓｐ６、Ｓｎ１〜Ｓｎ６を、断線状態から導通状態とする走査を行い、Ｖ１に電源電位、Ｖ２に接地電位を与えるとユーザの希望する動作を行う回路が得られる。

【００２２】図１５は本発明の第三の実施例を示したものであり、第二の実施例における遮断用素子Ｓｐ１〜Ｓ
ｐ６、Ｓｎ１〜Ｓｎ６としてアンチヒューズＡｐ１〜Ａ
ｐ６、Ａｎ１〜Ａｎ６を用いたものである。 従って、その効果についての説明は第二の実施例と同様であるので省略する。 これらのアンチヒューズは各ロジックブロックＬＢ１〜ＬＢ６の出力線Ｒ１〜Ｒ６に一端を接続されているアンチヒューズのうち選択されたものすべてのプログラムが終了した後に初めてプログラムされて電源線Ｖ１、Ｖ２とロジックブロックが接続される。 Ｖ１に電源電位、Ｖ２に接地電位を与えれば、最終的にユーザの設計した回路が得られる。

【００２３】図１６は本発明の第四の実施例を示したものであり、第二の実施例における遮断用素子Ｓｐ１〜Ｓ
ｐ６としてｐ型電界効果トランジスタＴｐ１〜Ｔｐ６
を、遮断用素子Ｓｎ１〜Ｓｎ６としてｎ型電界効果トランジスタＴｎ１〜Ｔｎ６を用いたものである。 従って、
その効果についての説明は第二の実施例と同様であるので省略する。 これらの電界効果トランジスタはＧＮ、Ｇ
Ｐ端子に与える電位でＯＮ、ＯＦＦを制御することができる。 そして、各ロジックブロックＬＢ１〜ＬＢ６の出力線Ｒ１〜Ｒ６に一端を接続されているアンチヒューズがプログラムされている間はＧＮを接地電位、ＧＰをプログラム電位としてトランジスタＴｐ１〜Ｔｐ６，Ｔｎ
１〜Ｔｎ６をＯＦＦ状態としておく。 選択されたすべてのアンチヒューズのプログラムが終了した後ＧＮを電源電位、ＧＰを接地電位として電源線Ｖ１、Ｖ２を各ロジックブロッと接続する。 そして、Ｖ１に電源電位、Ｖ２
に接地電位を与えればユーザの設計した回路が得られる。

【００２４】図１７は本発明の第五の実施例を示したものである。 これはＦＰＧＡ ＬＳＩ中の配線リソースに断線が無いか否か、また他の配線リソースなどと短絡していないかどうかを高速で判定するための試験装置である。 以下、この実施例の構成を説明する。 被試験配線Ｌ
０の一方の端にｐ型電界効果トランジスタＴ１を接続し、一方のドレイン端子Ｖｉｎには少なくとも被試験配線Ｌ０の試験を行うときには電源電圧ＶＤＤを与えることができるようになっている。 この電界効果トランジスタのゲート端子をφ _Gと呼ぶ。 そして、被試験配線Ｌ０
の前記一方の端とは反対側にある他方の端にはｐ型電界効果トランジスタＴ３、Ｔ４、ｎ型電界効果トランジスタＴ５を図のように接続した電源電圧検出回路ＰＤが設置されている。 そして前記被試験配線Ｌ０の他方の端はＰＤを構成するｐ型電界効果トランジスタＴ４のゲートに接続されている。 また前記電界効果トランジスタＴ
３、Ｔ５のゲート端子は接続されて共通端子となっており、φ _Tと呼ぶ。 さらに被試験配線Ｌ０にはｎ型電界効果トランジスタＴ２が接続されており、そのもう一方のドレイン端子は接地されている。 この電界効果トランジスタのゲート端子をφ _Pと呼ぶ。 また、Ｔ４とＴ５の共通に接続されたドレイン端子が出力端子Ｖｏｕｔとなっており少なくとも試験を行っている間には外部電圧計によりこの電位を読み取ることができるようになっている。

【００２５】この回路を用いて配線リソースの試験を行うにはＶｉｎ端子を電源電圧ＶＤＤに固定し、前記φ _G 、φ _P 、φ _Tの各端子に試験信号発生器を接続、図２０に示したようなタイミングでその信号電圧を変化させる。 この時、被試験配線Ｌ０に隣接あるいは交叉する配線リソースは接地電位に固定しておく。 そして、図２
０に示したｔ ₃ 、ｔ ₅の時点で電圧を観測し、その電圧が電源電圧であったならば、それぞれ、断線、短絡があることが判定できる。 電圧の測定は電流の測定に比較して高速で行えるため試験時間の大幅な短縮を可能にしている。 以下に本実施例の不良判定原理を図１８、図１９
を用いて説明する。 図１８は被試験配線Ｌ０に断線が無いか否か、また図１９は被試験配線Ｌ０が他の配線リソースなどと短絡していないかどうかの試験する場合の原理を説明するために描かれたものである。

【００２６】まず、図１８に示すような被試験配線Ｌ０
の断線Ｃが存在した場合を考える。 図２０の信号のタイミング図によれば、時刻ｔ ₀においてＴ２はＯＮ状態にあるためＴ４のゲート端子が接地電位となりＴ４はＯＮ
状態となる。 その後Ｔ２はＯＦＦとなるが、ゲート端子電位は他の電圧源と低抵抗で接続されない限り、接地電位を保持した浮遊状態となる。 つづいて、ｔ ₁においてＴ１のゲート端子が接地電位となってＴ１はＯＮ状態になる。 この時、断線Ｃが無ければＴ４のゲート端子に電源電圧が到達する筈である。 しかし、断線Ｃが存在するときにはＴ４のゲート端子電位は依然として接地電位を保持した浮遊状態のままでありＴ４はＯＮ状態を維持している。 したがってｔ ₃の時点では、φ _Tが接地電位であるためＴ３、Ｔ４ともにＯＮ状態となり、ｔ ₂の時点で一旦接地電位に設定され浮遊状態となっているＶｏｕ
ｔ端子には電源電位が出力され断線不良があることが判明する。 因みに、断線Ｃがない場合はｔ ₁の時点で、Ｔ
４のゲート電位が電源電圧に更新されＴ４はＯＦＦ状態となるためＶｏｕｔは、ｔ ₂の時点で設定された接地電位を保持したままｔ ₃に至り断線不良がないと判定される。

【００２７】次に、図１９に示すような被試験配線Ｌ０
が他の配線リソースなどとの間に短絡やリークが存在した場合を考える。 この場合、少なくとも被試験配線Ｌ ₀
に隣接、交差する配線の電位は接地電位としておく。 図中、短絡あるいはリークのコンダクタンスをＧ _leak 、配線の浮遊容量をＣ _Lで示す。 Ｇ _leakが電界効果トランジスタＴ１のチャネルコンダクタンスよりも大きければ、
前記の断線の有無の試験において、ｔ ₁の時点でＴ４のゲート電圧が電源電位に更新されず、ｔ ₂の時点で一旦接地電位に設定されていたＶｏｕｔ端子には電源電位が出力される。 したがって、ｔ ₃の時点での判定で不良となる。 しかし、Ｇ _leakが電界効果トランジスタＴ１のチャネルコンダクタンスよりも小さければ、前記の断線の有無の試験では不良と判定できない。 しかしこの場合は、ｔ ₄でφ _Gが電源電位となるので電界効果トランジスタＴ１がＯＦＦ状態となり被試験配線Ｌ０は浮遊状態となる。 そしてＣ _Lに蓄えられた電荷がＧ _leakに応じた電流で抜けて行き、被試験配線Ｌ０の電位は、ある時間τが経過した後では、電界効果トランジスタＴ４のしきい値Ｖｔｈ _T4以上に下がるためＴ４はＯＮ状態となる。
このτがｔ ₄からｔ ₅までの時間Ｔ _judegeより短ければ、ｔ ₅ではＶｏｕｔ端子には電源電位が出力され、被試験配線Ｌ０が他の配線リソースとの間に短絡あるいはリークがあると判定される。 一方τがＴ _judegeよりも長ければＴ４はＯＦＦ状態のままであり、ｔ ₅においてはＶｏｕｔは接地電位を保持、被試験配線Ｌ０が他の配線リソースとの間に短絡あるいはリークが無いと判定される。 このτは被試験配線Ｌ０の許容平均リーク電流をＩ
_leakとすると、τ＝Ｃ _L ×｜Ｖｔｈ _T4 ｜／Ｉ _leakで決定される。 したがって本実施例は許容リーク電流に応じて、判定時間Ｔ _judegeを設定する必要がある。 すなわち、Ｔ _judegeを長くとれば、より小さいリークを検出でき、Ｔ _judegeを短くとれば大きなリークしか検出できない。 定量的に言うとＴ _judege ＝Ｃ _L ×｜Ｖｔｈ _T4 ｜／Ｉ
_leakとするとＩ _leak以上のリークを検出できることになる。

【００２８】図２１は本発明の第六の実施例を示したものである。 これは第五の実施例と同様で、ＦＰＧＡ Ｌ
ＳＩ中の配線リソースに断線が無いか否か、また他の配線リソースなどと短絡していないかどうかを高速で判定するための試験装置である。 第五の実施例との相違点は複数の配線リソースを試験用の電界効果トランジスタＴ
６、Ｔ７、Ｔ８により直列に接続したもの全体を被試験配線Ｌ０としている点である。 この場合、少なくとも試験実施中には、Ｔ６、Ｔ７、Ｔ８のゲート電位を接地電位とし、Ｔ６、Ｔ７、Ｔ８をＯＮ状態としておく必要がある。 検出原理は第五の実施例と同様であるので省略する。

【００２９】なお、本発明は上記実施例以外にも以下に述べるような種々の変形が考えられる。 まず第一の実施例においては選択したアンチヒューズと交叉する行方向の配線に接地電位を与え、列方向の配線にプログラム電位を与えているが、これとは逆に行方向の配線にプログラム電位を与え、列方向の配線に接地電位を与えるようにしても良い。 同様なことは実施例二〜実施例三でも成り立つ。 また、第五の実施例では図１７中の電界効果トランジスタのタイプを反転させたものとしても良い。 すなわちＴ１、Ｔ３、Ｔ４をｎ型電界効果トランジスタとし、Ｔ２、Ｔ５をｐ型電界効果トランジスタとしても良い。 ただしその場合この図中の電源電位は接地電位に、
接地電位は電源電位に置き換えるものとする。 さらに、
図２０の入力電位も反転させ電源電位は接地電位に、接地電位は電源電位に置き換えなければならない。 同様なことは実施例六でも成り立つ。 その他、本発明の趣旨を逸脱しない範囲で様々の変形が可能である。

【００３０】

【発明の効果】本発明によればアンチヒューズをスイッチング素子として用いたＦＰＧＡにおいて、選択されたアンチヒューズをプログラムする際の消費電力を低減することができる。 また、ユーザの設計する回路に制限を設けたり、プログラムする手順に制限を設けたりすることなしにアンチヒューズのプログラムを遂行することができる。 また、ＦＰＧＡ ＬＳＩ中の配線リソースの断線、短絡などの不良を高速で行う事ができるので試験時間を大幅に短縮することができる。

【図面の簡単な説明】

【図１】プログラマブル素子としてアンチヒューズを用いた従来のＦＰＧＡ。

【図２】アンチヒューズの特性の詳細を示す説明図。

【図３】アンチヒューズと配線群との関係を示す図。

【図４】本発明の第一実施例。

【図５】図４の電位状態を実現するための回路例とそのプログラム中の電位例。

【図６】図４の電位状態を実現するための回路例とそのプログラム中の電位例。

【図７】本発明の第一実施例のさらに具体的な回路例。

【図８】複数のロジックブロックの出力部。

【図９】図８のロジックブロックをＭＩＬ記号で示した回路図。

【図１０】配線Ｒ１，Ｃ２を接続する場合の電圧印加状態を示す説明図。

【図１１】図１０に続いてアンチヒューズＡ６２をプログラムする場合の電圧印加状態を示す説明図。

【図１２】本発明の第二実施例。

【図１３】本発明の第二の実施例においてアンチヒューズＡ１２をプログラムする場合の電位状態図。

【図１４】本発明の第二の実施例においてアンチヒューズＡ１２をプログラム後にアンチヒューズＡ６２をプログラムする場合の電位状態図。

【図１５】本発明の第三実施例。

【図１６】本発明の第四実施例。

【図１７】本発明の第五実施例。

【図１８】本発明の第五の実施例における、配線断線の判定原理説明図。

【図１９】本発明の第五の実施例における配線リークの判定原理説明図。

【図２０】本発明の第五の実施例による判定例を示すタイミングチャート。

【図２１】本発明の第六実施例。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁵識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 9383−5Ｊ (72)発明者 野 上 一 孝 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 内 田 正 典 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内