【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ユーザによる機能の定義あるいは再定義が可能なフィールドプログラマブルゲートアレイに関するものである。

【０００２】

【従来の技術】フィールドプログラマブルゲートアレイは複数のロジックエレメントを有しており、隣接するロジックエレメント間を配線することにより所望の論理機能を得ている（たとえば、Ｆｒｅｄｅｒｉｃｋ Ｆｕｒ
ｔｅｋ ｅｔ ａｌ． ，“ＬＡＢＹＲＩＮＴＨ：Ａ Ｈ
ｏｍｏｇｅｎｅｏｕｓ ＣｏｍｐｕｔａｔｉｏｎａｌＭ
ｅｄｉｕｍ”，ＩＥＥＥ １９９０ Ｃｕｓｔｏｍ Ｉ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐｐ３１．１．１
−３１．１．４，１９９０、及び、Ｔａｐｉｏ Ｋｏｒ
ｐｉｈａｒｊｕ ｅｔ ａｌ，“ＴＵＴＣＡ ｃｏｎｆ
ｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｃｅｌｌ ａｒｒａｙ
ａｒｃｈｉｔｅｃｔｕｒｅ”， １９９１ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＡＳＩＣ Ｃｏｎｆｅ
ｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， Ｐ３−３．１
−Ｐ３−３．４，１９９１参照）。

【０００３】従来、フィールドプログラマブルゲートアレイのロジックエレメント間の配線に“ローカル”な信号線のみを用いる場合、お互いに離れた位置にあるロジックエレメント間を配線することが困難であるため、柔軟性がないという問題点があった。 ここで、“ローカル”という意味は最も近接するロジックエレメント間の接続を行なう際に用いるものという意味である。 なお、
“ローカル”な信号線は、他の“グローバル”な信号線（例えば、クロック信号線）やその外お互いに離れた位置にあるロジックエレメント間を直接に結ぶ信号線に比べて、より小さい負荷容量と配線遅延を伴うものである。

【０００４】図８は、上記した二つの文献に記載されている従来型フィールドプログラマブルゲートアレイに共通する“ローカル”な信号線の形態を示すものである。

【０００５】図８において、５０はロジックエレメントである。 図９は、ロジックエレメントの内部構成を示す図である。 ロジックエレメント５０は、上下左右に隣接する４つのロジックエレメントからそれぞれ１本の信号線を介して信号５１−ａ，５１−ｂ，５１−ｃ，５１−
ｄを入力し、それぞれ１本の信号線を介して信号５３−
ａ，５３−ｂ，５３−ｃ，５３−ｄを出力する。 ロジックエレメント５０は、図９に示すように、５２−ａ，５
２−ｂ，５２−ｃ，５２−ｄの四つの回路から成る。 各回路５２−ａ，５２−ｂ，５２−ｃ，５２−ｄは、ロジックエレメント５０への４つの信号５１−ａ，５１−
ｂ，５１−ｃ，５１−ｄを入力し、それぞれ上方向の信号５３−ａ、下方向の信号５３−ｂ、左方向の信号５３
−ｃ、右方向の信号５３−ｄを出力する。

【０００６】

【発明が解決しようとする課題】ここで、上述したフィールドプログラマブルゲートアレイを使用して各種の回路を構成する場合について、荷重平均回路と加算器を例に挙げて説明する。

【０００７】図１０に荷重平均回路、図１１に加算器の構成を示す。 図１０及び図１１において、１００は遅延回路、１０１は加算器、１０２は除算器、１０３は全加算器、１０４は半加算器である。

【０００８】図１０からも判るように、各加算器１００
に対する２入力が同一方向から入力され出力が反対方向に出ていくという信号の流れは、回路の物理的配置、パイプライン処理の観点から理にかなっており、最も自然である。

【０００９】いま、図８に示される従来のフィールドプログラマブルゲートアレイを用いて、ｎビットの加算器を構成することを考える。 ここで、１つのロジックエレメントが１ビット全加算器の機能を持つとする。

【００１０】図１２は、従来のフィールドプログラマブルゲートアレイを用いて、ｎビットの加算器を構成した場合の１ビット分の接続関係を示すものである。 図１２
において、５０−ａ，５０−ｂ，５０−ｃ，５０−ｄはいずれもロジックエレメント、５５はｎビットの加算器のうち１ビット分の部分回路である。 ロジックエレメント５０−ａ及び５０−ｂはそれぞれ入力Ａ _i 、Ｂ _iを蓄えており、右方向に出力する。 ロジックエレメント５０
−ｃは、左方向からの入力をそのまま下方向に出力すると同時に、下方向からの入力（キャリアウト信号Ｃ
Ｏ _i ）をそのまま上方向へ出力する。 ロジックエレメント５０−ｄは、上方向からの入力Ａ _i 、左方向からの入力Ｂ _i 、下方向からの入力ＣＩ _iを入力して、それらを加算し、和Ｓ _iを右方向へ、また、キャリアウト信号Ｃ
Ｏ _iを上方向に出力する。

【００１１】以上で説明した構成において、ｎビットの加算器は４×ｎ個のロジックエレメントを要する。 また、ビットパラレルな論理演算器についても全く同様であり、ｎビットの論理演算器は４×ｎ個のロジックエレメントを要する。

【００１２】従来型フィールドプログラマブルゲートアレイを用いた場合に生ずる問題は、このようなｎビットの加算器や論理演算器を構成する場合、ロジックエレメントの使用効率が悪いということである。

【００１３】そこで、本発明の課題は、ロジックエレメントの使用効率が高い加算器や論理演算器の構成を可能にするフィールドプログラマブルゲートアレイを提供することにある。

【００１４】

【課題を解決するための手段】本発明のフィールドプログラマブルゲートアレイは、規則的に配列されたロジックエレメントと、隣接する前記ロジックエレメントを相互に接続する第１の配線群と、隣接していない前記ロジックエレメントを相互に接続する第２の配線群と、を有することを特徴とする。

【００１５】

【作用】本発明においては、隣接するロジックエレメント間だけではなく、隣接していないロジックエレメント間も相互に接続するようにしたので、単に信号を通過させるためだけに使用されるロジックエレメントの数が減少する。 これにより、ロジックエレメントの使用効率が向上し、従来より少ない数のロジックエレメントで同一機能を実現することができる。

【００１６】

【実施例】以下、図面を参照しながら実施例に基づいて本発明の特徴を具体的に説明する。

【００１７】図１は、第１の実施例のプログラマブルゲートアレイの信号線の接続を表す。 また、図２は第１の実施例のプログラマブルゲートアレイのロジックエレメントのブロック図である。

【００１８】図において、１はロジックエレメント、２
−ａ〜２−ｄはそれぞれ上下左右に接するロジックエレメントからの入力信号、２−ｅ〜２−ｈはそれぞれ１つおきに上下左右に接するロジックエレメントからの入力信号、３−ａ〜３−ｈはそれぞれ信号４−ａ〜４−ｈを出力する回路、４−ａ〜４−ｄはそれぞれ上下左右に接するロジックエレメントへの出力信号、４−ｅ〜４−ｈ
はそれぞれ１つおきに上下左右に接するロジックエレメントへの出力信号である。 回路３−ａ〜３−ｈはそれぞれ入力信号２−ａ〜２−ｈを入力し、組み合わせ回路または順序回路を含む。

【００１９】また、回路３−ａ〜３−ｈは、ハードウェア量を減らすために部分的に共通化を計ることも可能である。 この場合のロジックエレメント１の構成を図３に示す。 図３において、２０は８−４のセレクタ、２１〜
２４は１６ビットのＲＡＭ、２５〜２８は２−１のセレクタ、２９は１ビットのラッチ、３０〜３３は５−１のセレクタ、３４は２５ビットのレジスタ、３５は４−２
のセレクタである。

【００２０】８−４のセレクタ２０は、５ビットの制御信号を２５ビットのレジス３４から入力して、入力２−
ａ，２−ｂ，２−ｃ，２−ｄ，２−ｅ，２−ｆ，２−
ｇ，２−ｈの内４つを選択して出力する。 １６ビットＲ
ＡＭ２１〜２４は、４ビットの入力をアドレスとして１
ビットを読み出して出力する。 ２−１セレクタ２５〜２
８は、２５ビットレジスタ３４からそれぞれ１ビットの選択信号を入力して、１６ビットＲＡＭ２１〜２４の出力、あるいは、１ビットのラッチ２９の出力のいずれかを選択して出力する。 １ビットのラッチ２９は、４−２
セレクタ３５の出力の１ビットを入力し、クロック入力信号ＣＬＫと４−２セレクタの出力の１ビットの入力イネーブル信号ＥＮの制御により、入力をラッチする。 ５
−１セレクタ３０〜３３は、１６ビットＲＡＭ２１〜２
４の出力及び１ビットラッチ２９の出力を入力し、１ビットを選択して出力する。 この選択は、２５ビットレジスタ３４より入力される３ビットの選択信号により制御される。 ２５ビットレジスタ３４は、ロジックエレメント内の制御信号を出力する。 ４−２セレクタ３５は、１
６ビットＲＡＭ２１〜２４の出力を入力し、１ビットを選択して出力する。 この選択は、２５ビットレジスタ３
４より入力される４ビットの選択信号により制御される。 １６ビットＲＡＭ２１〜２４及び２５ビットレジスタ３４のデータ書き込みは、図３に示されていない手段により行なわれる。

【００２１】上述した本発明の第１の実施例のフィールドプログラマブルゲートアレイを用いてｎビットの加算器を構成した場合、１ビット分の接続関係は図４のようになる。 図４において、１−ａ、１−ｂ、１−ｃはいずれもロジックエレメント、７は１ビット分の部分回路である。 ロジックエレメント１−ａは加算器の入力Ａ _iを蓄えており、ロジックエレメント１−ｃにこれを出力する。 ロジックエレメント１−ｂは加算器の入力Ｂ _iを蓄えており、ロジックエレメント１−ｃにこれを出力する。 ロジックエレメント１−ｃは、左方向からＡ _iとＢ
_i 、下方向からＣＩ _iをそれぞれ入力する。 また、ロジックエレメント１−ｃは右方向へ和Ｓ _i 、上方向へキャリアウト信号ＣＯ _iを出力する。 従って、従来は４×ｎ
個のロジックエレメントが必要であったビットパラレルなｎビットの加算器を、３×ｎ個のロジックエレメントで構成することができ、ロジックエレメントの数を減らすことができる。

【００２２】次に、本発明の第２の実施例を述べる。 図５は、第２の実施例のプログラマブルゲートアレイの信号線の接続を表す。 図５において２はロジックエレメントである。 第２の実施例では、任意のロジックエレメントは隣接する４つのロジックエレメントと右上及び左下に位置するロジックエレメントと入出力信号線を介して接続されている。 このような斜め方向に伸延する信号線による各ロジックエレメント間の接続は、フィールドプログラマブルゲートアレイ上に並列型乗算器等を構成するのに都合が良い。 以下、その理由を説明する。

【００２３】図６は、図５のフィールドプログラマブルゲートアレイ上に４ビット×４ビットの並列型乗算器を構成した図である。 図６（ａ）は、一つのロジックエレメント２に対する入出力信号を示す説明図、同図（ｂ）
は各ロジックエレメント間の接続関係を示すブロック図、同図（ｃ）は各ロジックエレメント２−１〜２−２
０の配置を示す説明図である。

【００２４】この乗算器は、２進数Ａ（ａ３，ａ２，ａ
１，ａ０）とＢ（ｂ３，ｂ２，ｂ１，ｂ０）を入力し、
積Ｐ（ｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ
０）を出力する。 ロジックエレメント２において、右へ向かう入力信号をＴｉ，出力信号をＴｏ、左へ向かう入力信号をＵｉ，出力信号をＵｏ、上へ向かう入力信号をＶｉ，出力信号をＶｏ、下へ向かう入力信号をＷｉ，出力信号をＷｏ、右上へ向かう入力信号をＸｉ，出力信号をＸｏ、左下へ向かう入力信号をＹｉ，出力信号をＹｏ
とする。

【００２５】このとき、次のような入力信号を各ロジックエレメント２−１〜２−２０に入力する。 ロジックエレメント２−１７，２−１８，２−１９，２−２０のそれぞれのＸｉ信号線にａ３，ａ２，ａ１，ａ０を入力する。 ロジックエレメント２−１，２−５，２−９，２−
１３のそれぞれのＴｉ信号線にｂ３，ｂ２，ｂ１，ｂ０
を入力する。 ロジックエレメント２−１，２−２，２−
３，２−４，２−５，２−９，２−１３，２−１７のそれぞれのＷｉ信号線に値０を入力する。

【００２６】また、出力信号として、ロジックエレメント２−１７，２−１８，２−１９，２−２０，２−１
６，２−１２，２−８，２−４のそれぞれのＷｏ信号線からｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ０
を得る。

【００２７】各ロジックエレメント上に実現すべき機能を以下に示す。

【００２８】ｉ）ロジックエレメント２−１〜２−１６ Ｘｏ←Ｘｉ， Ｔｏ←Ｔｉ， Ｗｏ←Ｗｉ＃Ｙｉ＃（Ｘｉ＊Ｔｉ）， Ｙｏ←Ｗｉ＊Ｙｉ＋Ｗｉ＊Ｘｉ＊Ｔｉ＋Ｙｉ＊Ｘｉ＊Ｔ
ｉ ｉｉ）ロジックエレメント２−１７〜２−２０ Ｘｏ←Ｘｉ， Ｔｏ←Ｔｉ， Ｗｏ←Ｗｉ＃Ｙｉ＃（Ｘｉ＊Ｔｉ）， Ｕｏ←Ｗｉ＊Ｙｉ＋Ｗｉ＊Ｘｉ＊Ｔｉ＋Ｙｉ＊Ｘｉ＊Ｔ
ｉ ただし、記号＃、記号＊、記号＋は、それぞれ排他的論理和、論理積、論理和を表す。

【００２９】図７は、図５のフィールドプログラマブルゲートアレイのロジックエレメント２の内部構成である。 図７において、３６は６−４のセレクタ、２１〜２
４は１６ビットのＲＡＭ、２５〜２８は２−１のセレクタ、２９は１ビットのラッチ、３０，３１は５−１のセレクタ、３７は１８ビットのレジスタ、３５は４−２のセレクタである。

【００３０】６−４のセレクタ３６は、４ビットの制御信号を１８ビットのレジスタ３７から入力して、入力Ｔ
ｉ，Ｕｉ，Ｖｉ，Ｗｉ，Ｘｉ，Ｙｉの内４つを選択して出力する。 １６ビットＲＡＭ２１〜２４は、４ビットの入力をアドレスとして１ビットを読み出して出力する。
２−１セレクタ２５〜２８は、１８ビットレジスタ３７
からそれぞれ１ビットの選択信号を入力して、１６ビットＲＡＭ２１〜２４の出力あるいは１ビットのラッチ２
９の出力のいずれかを選択して出力する。 １ビットのラッチ２９は、４−２セレクタ３５の出力の１ビットを入力し、クロック入力信号ＣＬＫと４−２セレクタ３５の出力の１ビットの入力イネーブル信号ＥＮの制御により、入力をラッチする。 ５−１セレクタ３０〜３１は、
１６ビットＲＡＭ２１〜２４の出力及び１ビットラッチ２９の出力を入力し１ビットを選択して出力する。 この選択は、１８ビットレジスタ３７より入力される３ビットの選択信号により制御される。 １８ビットレジスタ３
７は、ロジックエレメント内の制御信号を出力する。 ４
−２セレクタ３５は、１６ビットＲＡＭ２１〜２４の出力を入力し、１ビットを選択して出力する。 この選択は、１８ビットレジスタ３７より入力される４ビットの選択信号により制御される。 １６ビットＲＡＭ２１〜２
４及び１８ビットレジスタ３７のデータ書き込みは、図７に示されていない手段により行なわれる。

【００３１】

【発明の効果】以上で説明したように本発明によれば、
フィールドプログラマブルゲートアレイ上にビットパラレルな演算器を構成する場合、より少ないロジックエレメントしか要さないというメリットがある。 また、演算器のサイズが小さくなるため信号伝搬による遅延が少なく高速な演算器が構成できるというメリットがある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のフィールドプログラマブルゲートアレイにおけるロジックエレメント間の信号線の接続を表す図である。

【図２】 図１に示されるフィールドプログラマブルゲートアレイにおいて使用されるロジックエレメント内部の構成を表す図である。

【図３】 ロジックエレメント内部の別の構成を表す図である。

【図４】 本発明に係わるフィールドプログラマブルゲートアレイを用いてビットパラレルな加算器を構成した場合の１ビット分の構成を表す図である。

【図５】 本発明の第２の実施例のフィールドプログラマブルゲートアレイにおけるロジックエレメント間の信号線の接続を表す図である。

【図６】 本発明の第２の実施例のフィールドプログラマブルゲートアレイ上に４ビット×４ビットの並列型乗算器を構成した図である。

【図７】 本発明の第２の実施例のフィールドプログラマブルゲートアレイの内部構成を表す図である。

【図８】 従来のフィールドプログラマブルゲートアレイのロジックエレメント間の信号線の接続を表す図である。

【図９】 従来のフィールドプログラマブルゲートアレイのロジックエレメント内部の構成を表す図である。

【図１０】 加重平均回路の構成を表す図である。

【図１１】 ８ビット加算器の構成を表す図である。

【図１２】 従来のフィールドプログラマブルゲートアレイを用いてビットパラレルな加算器を構成した場合の１ビット分の構成を表す図である。

【符号の説明】 １，１ａ，１ｂ，１ｃ…ロジックエレメント、２−１〜
２−２０…ロジックエレメント、２ａ〜２ｄ…入力信号、２ｅ〜２ｈ…入力信号、３ａ〜３ｈ…出力回路、４
ａ〜４ｈ…出力信号、２０…８−４セレクタ、２１〜２
４…ＲＡＭ、２５〜２８…２−１セレクタ、２９…ラッチ、３０〜３３…５−１セレクタ、３４…レジスタ、３
５…４−２セレクタ、２６…６−４セレクタ、３７…レジスタ、５０，５０ａ〜５０ｄ…ロジックエレメント、
５１ａ〜５１ｄ…信号線、５２ａ〜５２ｄ…回路、５３
ａ〜５３ｄ…信号線、５５…部分回路、１００…遅延回路、１０１…加算器、１０２…除算器、１０３…全加算器、１０４…半加算器