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整流器器件

阅读：321发布：2020-05-12

专利汇可以提供整流器器件专利检索，专利查询，专利分析的服务。并且在此描述了整流器器件。根据一个实施例，整流器器件包括掺杂有第一掺杂类型的掺杂剂的半导体本体以及布置在半导体本体中并且掺杂有第二掺杂类型的掺杂剂的一个或多个阱区。因此，一个或多个阱区和周围的半导体本体形成pn结。整流器器件包括阳极端子和阴极端子，阳极端子和阴极端子被通过第一MOS晶体管和二极管的负载电流路径连接，二极管并联连接于负载电流路径。在操作期间，在阳极端子和阴极端子之间施加有交流输入电压。整流器器件包括控制电路，该控制电路被配置为在导通时间段内使第一MOS晶体管开启，在所述导通时间段期间二极管被正向偏置。第一MOS晶体管和二极管被集成在半导体本体中，并且控制电路至少部分地被布置在一个或多个阱区中。整流器器件进一步包括可控阻抗电路，该可控阻抗电路电连接在半导体本体和一个或多个阱区中的第一阱区之间，并且被配置为在半导体本体和第一阱区之间提阻抗电流路径。电流路径的阻抗取决于交流输入电压的瞬时电平。，下面是整流器器件专利的具体信息内容。

权利要求

1.一种整流器器件，包括：
掺杂有第一掺杂类型的掺杂剂的半导体本体（100）；
一个或多个阱区（200，300），其被布置在半导体本体（100）中并且掺杂有第二掺杂类型的掺杂剂；所述一个或多个阱区（200，300）和周围的半导体本体（100）形成pn结；
阳极端子（A）和阴极端子（K），被通过第一MOS晶体管（MP）和二极管（DR）的负载电流路径连接，二极管（DR）并联连接于负载电流路径；在阳极端子（A）和阴极端子（K）之间可操作地施加有交流输入电压（VSUBST）；
控制电路（11），其被配置为在导通时间段（TON）内使第一MOS晶体管（MP）开启，在所述导通时间段（TON）期间二极管（DR）被正向偏置；第一MOS晶体管（MP）和二极管（DR）被集成在半导体本体（100）中，并且控制电路（11）至少部分地被布置在所述一个或多个阱区（200，300）中；和
可控阻抗电路（121），其电连接在半导体本体（100）与所述一个或多个阱区中的第一阱区（200）之间，并且被配置为在半导体本体（100）和第一阱区（200）之间提供阻抗电流路径，电流路径的阻抗取决于交流输入电压（VSUBST）的瞬时电平。
2.根据权利要求1所述的整流器器件，其中可控阻抗电路（121）包括：
第二MOS晶体管（D1）和第三MOS晶体管（D2），被串联连接以使得第二MOS晶体管（D1）的漏极—源极电流路径与第三MOS晶体管（D2）的漏极—源极电流路径串联连接；
其中，半导体本体（100）和第一阱区（200）是经由第二MOS晶体管（D1）和第三MOS晶体管（D2）的串联连接来连接的。
3.根据权利要求2所述的整流器器件，
其中，第二MOS晶体管（D1）被配置为接收恒定的第一栅极—本体电压，以及/或者其中，第三MOS晶体管（D2）被配置为接收恒定的第二栅极—本体电压。
4.根据权利要求3所述的整流器器件，
其中，第一栅极—本体电压和第二栅极—本体电压为零。
5.根据权利要求1至4中的任何一项所述的整流器器件，
其中，第二MOS晶体管（D1）和第三MOS晶体管（D2）这两者的栅极端子和本体端子被连接到处于地电位（GND）的电路节点。
6.根据权利要求1至5中的任何一项所述的整流器器件，进一步包括：
供给电路（12），被配置为基于交流输入电压（VSUBST）提供内部供给电压（VS），供给电路（12）包括形成在第一阱区（200）中的至少一个进一步的晶体管（N1）。
7.根据权利要求6所述的整流器器件，
其中，供给电路（12）包括连接到所述至少一个进一步的晶体管（N1）的源极端子的至少一个电容器（C1）。
8.一种半导体器件，包括：
掺杂有第一掺杂类型的掺杂剂的半导体本体（100）；
一个或多个阱区（200，300），被布置在半导体本体（100）中并且掺杂有第二掺杂类型的掺杂剂；交流的衬底电压（VSUBST）被可操作地施加到半导体本体（100）；
供给电路（12），被配置为提供基于交流衬底电压（VSUBST）的内部供给电压（VS），以用于对包括在半导体本体（100）中的进一步的电路进行供给；供给电路（12）包括至少一个电容器（C1）和形成在所述一个或多个阱区中的第一阱区（200）中的至少一个晶体管（N1），其中，晶体管（N1）耦合在半导体本体（100）和电容器（C1）之间，并且被配置为当衬底电压（VSUBST）高于门限电压时对电容器（C1）充电；以及
可控阻抗电路（121），其电连接在半导体本体（100）和第一阱区（200）之间，并且被配置为在半导体本体（100）和第一阱区（200）之间提供阻抗电流路径，电流路径的电阻取决于交流衬底电压（VSUBST）的瞬时电平。
9.根据权利要求8所述的半导体器件，其中可控阻抗电路（121）包括：
第一MOS晶体管（D1）和第二MOS晶体管（D2），被串联连接以使得第一MOS晶体管（D1）的源极电极和第二MOS晶体管（D2）源极电极被电连接；
其中，半导体本体（100）和第一阱区（200）是经由第二MOS晶体管（D1）和第三MOS晶体管（D2）的串联连接来连接的。
10.根据权利要求8所述的半导体器件，
其中，第一MOS晶体管（D1）的栅极和本体端子以及第二MOS晶体管（D2）的栅极和本体端子被连接到处于恒定电压的电路节点（GND）。

说明书全文

整流器器件

技术领域

[0001] 本申请涉及电源领域，特别是涉及整流器电路和器件以及相关的方法和器件。

背景技术

[0002] 在电气电网中，由于各种原因，电力通常以交流电（AC）的形式分配给客户。另外交流发电机例如被使用在汽车中以生成交流电。在许多应用中，必须将交流电转换成直流电（DC）以便为需要DC供给的电子电路或其它设备提供DC供给。该转换处理被称为整流。用于构建整流器的标准组件是硅二极管。存在几种类型的整流器。一种常见的类型是单相全波整流器，其通常是使用以桥式配置（所谓的格雷兹（Graetz）桥）连接的四个二极管构建的。作为旁注，应该提到的是，由电气电网提供的交流电压（例如120或230伏）通常在被整流之前使用变压器转变为更低的电压。在汽车行业领域中，交流发电机通常生成多相输出电压，并且例如，三相全波整流器包括六个二极管。进一步地，整流器二极管也可以例如被使用在（DC/DC或AC/DC））转换器中。

[0003] 硅二极管具有近似为0.6至0.7伏的正向电压。肖特基二极管和锗二极管具有近似为0.3伏的略微更低的正向电压。pn结的（即二极管的）的正向电压取决于半导体材料，并且因此实际上可以被视为对于特定的半导体制造技术（该技术一般基于硅）而言的恒定参数。然而，理解的是实际的正向电压是取决于温度的。也就是，硅二极管将总是产生按每安培负载电流近似为600到700毫瓦的功率耗散。由四个二极管组成的二极管桥（桥式整流器）因此产生按每安培（RMS）的负载电流近似为1.2到1.4瓦的功率耗散，因为在二极管桥中总是有两个二极管被正向偏置。特别是对于相比较而言的低电压（例如5至15伏）来说，整流器中的功率耗散可能是总的功率消耗中的很大部分。

[0004] 为了降低整流器器件中的功率耗散，可以使用被称为动态整流的技术。由此，硅二极管被功率晶体管（诸如功率MOS场效应晶体管（MOSFET）或功率双极结型晶体管（BJT））替代，功率晶体管具有相比较而言低的导通阻抗，并且因此可以产生如与简单的硅二极管相比的明显更低的电压降。然而，通常需要相对复杂的控制电路来与交流电压同步地开启和关闭晶体管。与在DC供给电压下操作的普通高侧半导体开关不同，具有功率MOS晶体管的整流器器件是在交流供给电压下操作的。整流器可以包括控制电路，该控制电路被配置为与交流供给电压同步地开启和关闭功率MOS晶体管。取决于实际的实现，另一个挑战可能是防止在正电压电平和负电压电平之间交变时可能由交流供给电压触发的闩锁效应。发明内容

[0005] 在此描述了整流器器件。根据一个实施例，整流器器件包括掺杂有第一掺杂类型的掺杂剂的半导体本体和布置在半导体本体中并且掺杂有第二掺杂类型的掺杂剂的一个或多个阱区。因此，一个或多个阱区和周围的半导体本体形成pn结。整流器器件包括通过第一MOS晶体管和二极管的负载电流路径连接的阳极端子和阴极端子，二极管并联连接到负载电流路径。在操作期间，在阳极端子和阴极端子之间施加交流输入电压。整流器器件包括控制电路，该控制电路被配置为使第一MOS晶体管在导通时间段内开启，在所述导通时间段期间二极管被正向偏置。第一MOS晶体管和二极管被集成在半导体本体中，并且控制电路被至少部分地布置在一个或多个阱区中。整流器器件进一步包括可控阻抗电路，该可控阻抗电路被电连接在半导体本体和一个或多个阱区中的第一阱区之间，并且被配置为在半导体本体和第一阱区之间提供阻抗电流路径。电流路径的阻抗取决于交流输入电压的瞬时电平。

[0006] 更进一步地，在此描述了一种半导体器件，根据一个实施例，半导体器件包括掺杂有第一掺杂类型的掺杂剂的半导体本体和布置在半导体本体中并且掺杂有第二掺杂类型的掺杂剂的一个或多个阱区。在操作期间，将交流的衬底电压施加到半导体本体。半导体器件包括供给电路，该供给电路被配置为提供基于交流的衬底电压的内部供给电压，以用于对包括在半导体本体中的进一步的电路进行供给。供给电路包括至少一个电容器和形成在一个或多个阱区中的第一阱区中的至少一个晶体管。所述至少一个晶体管被耦合在所述半导体本体和电容器之间，并且被配置为当衬底电压高于门限电压时对电容器充电。可控阻抗电路被电连接在半导体本体和第一阱区之间，并且被配置为在半导体本体和第一阱区之间提供阻抗电流路径。电流路径的阻抗取决于交流的衬底电压的瞬时电平。附图说明

[0007] 参考以下描述和附图可以更好地理解在此描述的实施例。各图中的组件未必是成比例的，相反重点被放在图示实施例的原理上。更进一步地，在各图中，同样的参考标号指明对应的部分。在附图中：图1作为说明性的示例图示由连接到三相交流发电机的六个二极管组成的三相全波整流器电路。

[0008] 图2图示可以被用于替代整流器电路中的二极管的功率MOSFET，其中在在此描述的实施例中，功率MOSFET在开启时是反向导通的。

[0009] 图3是图示图2的功率MOSFET的示例性实现的半导体本体的横截面视图。

[0010] 图4是图示图2的功率MOSFET和控制电路的电路图，该控制电路被配置为当体二极管变为正向偏置时主动地开启MOSFET。

[0011] 图5是图示当MOSFET被连接到负载并且在供给有交流电压的时候未被主动开启时跨图4的MOSFET的体二极管的电压的时序图。

[0012] 图6是图示可以被包括在控制电路中以生成内部供给电压的示例性供给电路的电路图。

[0013] 图7是图示当供给有交流电压时图4的MOSFET可以如何开启和关闭的一个示例的时序图。

[0014] 图8是类似于图3的半导体本体的横截面视图；在该图中图示可能引起闩锁效应的寄生组件。

[0015] 图9是图示可以被包括在控制电路中以生成内部供给电压的供给电路的进一步的示例的电路图。

[0016] 图10图示图9的供给电路，该供给电路包括被配置为防止寄生组件的激活的可变阻抗。

[0017] 图11图示图9的供给电路的一个示例性实现，其包括具有两个晶体管的可变阻抗电路。

[0018] 图12A和图12B图示图11的可变阻抗电路的电路的两个示例性修改。

具体实施方式

[0019] 如上面提到那样，存在几种类型的整流器。图1图示三相全波整流器的一个示例性实现，其是使用以桥式配置（所谓的三相整流器桥）连接的六个二极管D1，D2，D3，D4，D5，D6构建的。图1还图示三相AC电压源G，其可以表示例如电网、三相变压器的次级侧、诸如在汽车中使用的三相交流发电机的AC发电机、或者任何其它常见的AC电压源。电压源G提供被连接到整流器桥的三个相。各相之间的AC电压被标明为VUV，VUW和VVW。电容器C1可以被连接到整流器桥的输出以减少DC输出电压VDC的纹波。如所提到那样，汽车电池可以被耦合到整流器桥，从而电池可以由发电机G充电。

[0020] 硅二极管通常具有近似0.6到0.7伏的正向电压，并且因此可能引起显著的功率耗散。为了降低功率耗散，可以由包括可控半导体开关的整流器器件替代硅二极管。在图2中图示的示例中，整流器器件10包括功率MOS晶体管MP（MOSFET），其具有与功率MOS晶体管MP的负载电流路径（漏极-源极电流路径）并联耦合的本征二极管DR（体二极管）。整流器器件10的阳极端子和阴极端子对应于本征二极管的阳极和阴极，并且分别被标记为A和K。虽然在在此描述的示例中使用MOSFET，但是可以替代地使用具有集成的反向二极管的IGBT。一般地，整流器器件10可以仅具有两个端子，并且因此可以被用作为用于普通硅二极管的简单替代物。

[0021] 与已知的动态整流器电路（也被称为“同步整流器”）不同，功率MOS晶体管MP是在反向导通模式下操作的。基本上，标准的整流器二极管（如例如在图1的整流器桥中使用的）被由功率MOS晶体管的体二极管（参见图2，二极管DR）替代，体二极管可以在功率MOS晶体管被激活（即开启）时被功率MOS晶体管的MOS沟道旁路。也就是，当体二极管被正向偏置时，功率MOS晶体管被开启（这使MOS沟道导通），因此旁路了通过体二极管的负载电流路径。当二极管DR被反向偏置时，MOSFET MP在正常操作期间始终断开。在图2中描绘的示例中，整流器器件10仅具有两个端子，第一端子A（连接到体二极管DR的阳极）和第二端子K（连接到体二极管DR的阴极）。如稍后将解释的那样，用于开启和关闭MOSFET MP的控制电路可以被集成在与MOSFET MP相同的半导体管芯中，并且集成的控制电路的内部供给可以由施加在两个端子A和K处的AC电压来内部地生成。由于整流器器件10仅使用两个端子，因此整流器器件10可以容易地用作为用于普通硅整流器二极管的替代物以减少功率损耗。

[0022] 图3图示在硅衬底中的图2的功率MOS晶体管MP的一个示例性实现。在本示例中，使用由多个晶体管单元组成的竖向晶体管结构来实现MOSFET。术语“竖向”通常使用在功率晶体管的上下文中，并且指代负载电流路径（MOS沟道）的方向，负载电流路径相对于由半导体衬底的底部平面限定的水平平面竖向地延伸。因此术语“竖向”可以被用于将竖向晶体管与其中负载电流路径（MOS沟道）平行于水平平面延伸的平面晶体管区分开。在本示例中，竖向MOS晶体管被实现为所谓的沟槽晶体管，沟槽晶体管使其栅极电极布置在形成于硅本体中的沟槽中。然而，也可以使用其它类型的竖向功率晶体管或其它类型的晶体管。

[0023] 功率MOS晶体管通常由并联耦合的多个晶体管单元形成。在图3的示例中，半导体本体100本质上由半导体衬底101（晶片）形成，在半导体衬底101上使用外延生长来沉积（例如单晶）半导体层101'。半导体衬底101和半导体层101'可以掺杂有第一掺杂类型的掺杂剂，例如n型掺杂剂，其中如与高度掺杂的衬底101（标记为n+）相比在半导体层101'中掺杂剂的浓度可以更低得多（因此标记为n-）。通过各向异性蚀刻处理在半导体层中形成沟槽110。沟槽110从半导体本体100的顶部表面竖向地延伸到半导体本体100中并且被填充有导电材料（例如高度掺杂的多晶硅），以在沟槽110内形成栅极电极112。栅极电极112通过氧化物层111与周围的半导体本体100隔离，氧化物层111在利用所提到的导电材料填充沟槽之前被部署在沟槽110的内表面上（例如通过氧化处理）。

[0024] 半导体层101'的上部部分例如使用第一掺杂处理（例如掺杂剂的扩散处理或离子注入）而掺杂有第二掺杂类型的掺杂剂，例如p型掺杂剂。所得到的p掺杂区通常称被为本体区103，而半导体层101'的其余的n掺杂部分（直接邻接衬底101）形成MOS晶体管的所谓的漂移区102。随着沟槽110向下延伸到漂移区102，本体区103被分段成与相应的多个晶体管单元相关联的多个本体区。

[0025] 第二掺杂处理（例如掺杂剂的扩散处理或离子注入）用于形成源极区105。因此，MOS晶体管MP也被称为DMOS（双扩散金属氧化物半导体）晶体管。源极区掺杂有与衬底101相+同类型的掺杂剂（例如n型掺杂剂）。掺杂剂的浓度相比较而言可以是高的（因此标记为n），但是不一定等于衬底101中的掺杂剂的浓度。源极区105从半导体本体的顶部表面开始并且邻接于沟槽112地竖向延伸到半导体本体中。可以在相邻的沟槽110之间形成掺杂有与本体区103相同类型的掺杂剂的本体接触区104，以便允许在半导体本体100的顶部表面处电接触本体区103。源极区105和本体接触区104通过形成功率MOS晶体管的源极电极S的导电层
115（例如金属层）在半导体本体100的顶部表面处电接触。由此，各个晶体管单元被并联地电连接。沟槽110中的栅极电极112必须与导电层115隔离，并且还例如在沟槽110的端部处（图3中不可见）彼此连接。漏极电极D由在半导体本体100的底部表面处的另一导电层116形成。

[0026] MOSFET的体二极管D（R 也参见图3）也被示出在图3的横截面视图中。它由在本体区103（在每个晶体管单元中）和漂移区102之间的过渡处的pn结形成。因此源极电极S（其电连接到源极区105和本体接触区104）也是二极管DR的阳极，并且漏极电极D也是二极管DR的阴极。根据图3的示例设计的晶体管或类似的晶体管设计是如这样而已知的（有时被称为DMOS晶体管），并且因此不进一步详细解释。

[0027] 在这点上应该提到的是，MOS晶体管MP不是集成在衬底中的唯一组件。控制MOS晶体管MP的开关操作所需的所有其它电路也可以被集成在同一半导体本体100中。在此描述的实施例可以被设计为双端子整流器器件（端子A和K），它们仅具有两个外部引脚并且本质上表现得像二极管。与普通硅二极管不同，在此描述的整流器器件可以被设计成具有非常低的正向电压，因为低阻抗的MOS沟道在体二极管DR被正向偏置时旁路了通过体二极管的电流路径。在下文中，在第一端子A（阳极，对应于功率MOS晶体管MP的源极电极）处的电位被标明为参考电压VREF，而在第二端子K（阴极，对应于功率MOS晶体管MP的漏极电极）处的电压被标明为衬底电压VSUBST（存在于衬底101中的电压，参见图3）。参考电压VREF可以被视为用于包括在整流器器件10中的电路的（浮动）地电位。

[0028] 图4更详细地图示图2的整流器器件10。因此，整流器器件包括MOSFET M（P DMOS晶体管），其包括本征反向二极管D（R 参见图2）以及连接到MOS晶体管MP的栅极端子的控制电路11。如上面解释那样，MOS晶体管MP及其本征体二极管DR并且还有控制电路11被连接在第一端子A和第二端子K之间。在第一端子（阳极）处的电势VREF可以被定义为零伏（0V），并且因此可以被认为是用于集成在半导体本体100中的所有电路的参考电位或地电位（地GND）。关于参考电位VREF，衬底电压VSUBST可以从最小近似为-0.7伏的负值（即体二极管DR的负正向电压）振荡到施加在两个端子A和K之间的交流输入电压的正的峰值VAC_MAX。在图4的示例中，整流器器件10被由AC源QAC经由电阻器RV供给。然而，如在图4中图示那样对整流器器件10进行供给应该仅被视为用于解释整流器器件10的功能的假设示例。

[0029] 在本示例中，控制电路11包括：逻辑电路14，其实现用于开启和关闭功率MOS晶体管的控制功能，如下面参照图7进一步解释的那样；以及栅极驱动器13，其基于由逻辑电路14提供的逻辑信号ON生成栅极信号VG。内部供给电压VS可以由供给电路提供，如例如在图6中示出那样。用于栅极驱动器13的供给电压VH可以例如通过电容器（未示出）缓存。逻辑电路14基本上被配置为检测衬底电压VSUBST已经变为负并且通过将逻辑信号ON设置为例如高电平来触发MOS晶体管MP的激活。逻辑电路14基本上被配置为检测衬底电压VSUBST将要再次变为正并且触发MOS晶体管MP的禁用。如所提到那样，负的衬底电压VSUBST引发体二极管DR的正向偏置。

[0030] 图5是图示对于假设情况而言衬底电压VSUBST相对于参考电位VREF的波形的时序图，其中包括在整流器器件10中的MOSFET MP从不开启，并且因此负载电流iL只能经由体二极管DR通过整流器器件10。在该示例中，进一步假定交流输入电压VAC被施加到整流器器件10和负载（参见图4，电阻器RV）的串联电路。在不失一般性的情况下，参考电位VREF可以定义为0V。当体二极管DR被反向偏置（VSUBST>0V）时，衬底电压VSUBST跟随交流输入电压VAC并且负载电流近似为零（二极管DR正进行阻断）。在正常操作期间体二极管DR被反向偏置（VSUBST<0V）时，只要交流输入电压VAC高于体二极管DR的负正向电压-V（D 例如VAC>-0.6V），衬底电压VSUBST就跟随交流输入电压VAC。然而，当交流输入电压VAC的瞬时电平变得比体二极管DR的负的正向电压-VD更低（例如VAC<-0.6V）（即更负）时，衬底电压VSUBST将近似地被限制于体二极管DR的负正向电压-V（D 例如VSUBST≈-0.6V）。在这种情况下，二极管DR被正向偏置并且因此导通，并且（负）衬底电压和交流输入电压VAC之间的差是跨负载（例如图4的示例中的电阻器RV）的电压降。负载电流iL实际上通过整流器器件10，而（VAC<-VD）取决于负载。

[0031] 如上面提到那样，近似为600至700mV（在室温下）的跨整流器器件10的电压降可能引起显著的功率耗散。为了在体二极管DR正向偏置时降低衬底电压VSUBST，可以开启MOS晶体管MP以使MOS晶体管MP的MOS沟道导通。在这种情况下，体二极管DR被经由通过MOS沟道提供的低欧姆电流路径旁路。然而，在其中体二极管DR被反向偏置（即阻断）的时间段内，MOS晶体管应该保持关断。控制MOS晶体管MP的开关操作的逻辑电路14被包括在控制电路11中（参见图4）。因此，整流器器件10本质上表现得像具有近似100-200毫伏的非常低的正向电压的二极管。

[0032] 如在图4中示出那样，控制电路11被耦合在两个端子A和K之间，在所述端子处施加有交流输入电压（参见图5）。然而，控制电路11中的一些电路组件需要DC供给电压以便正确地操作。因此，控制电路11可以包括至少一个供给电路，其提供内部供电电压VS以用于供给控制电路11的各种其它电路组件。在更详细地解释控制电路11的示例性实现及其功能之前，参照图6解释内部供给电路的示例性实现。

[0033] 图6中图示的示例性供给电路12被耦合在第一端子A（参考电位VREF）和第二端子K（衬底电压VSUBST）之间，第一端子A和第二端子K分别连接到功率MOS晶体管MP的源极和漏极。在该示例中，由二极管DS和齐纳二极管DZ组成的串联电路电连接在衬底（处于衬底电压VSUBST）和MOS晶体管MP的源极电极（处于参考电位VREF）之间。缓存电容器CS与齐纳二极管DZ并联连接，如在图6中示出那样。当衬底电压VSUBST的电平高于跨电容器CS的电压VIN和二极管DS的正向电压之和时，电容器CS被经由二极管DS充电。齐纳二极管DZ将跨电容器CS的电容器电压VIN限制于最大值，该最大值由齐纳二极管DZ的齐纳电压确定。进一步地，当衬底电压VSUBST下降到低于电容器电压VIN的值时，二极管DS防止电容器CS经由衬底放电。电容器电压VIN可以被作为输入电压供给到电压调节器设备REG，并且在衬底电压VSUBST为低时输入电压VIN被由电容器CS缓存。电压调节器REG的经调节的输出电压被标明为VS。经调节的输出电压VS可以被视为内部供电电压，其被用于对集成在整流器器件10中的任何电路（例如诸如逻辑电路14的逻辑电路，参见图4）进行供给。

[0034] 要注意图6的电路应该被视为说明性的示例，并且还可以以各种替换方式实现。例如，齐纳二极管DZ可以由被配置为将电容器电压限制于想要的最大值的任何电压限制电路替代。进一步地，二极管DS可以由晶体管替代，所述晶体管能够限制通过它的电流。取决于应用，可以省略齐纳二极管DZ。电容器CS可以由如下的任何电路（例如几个电容器的串联或并联电路）替代：所述电路在衬底电压VSUBST太低而不能对电容器CS充电时提供足够的电容以能够缓存输入电压VIN。在一些实现中，电压调节器REG可以被提供类似功能的其它电路代替。如果电容器CS的电容足够高以确保可接受的低纹波，则也可以省略调节器REG。

[0035] 图7包括图示根据图4的基本示例实现的整流器器件10的一个示例性实施例的功能的时序图。特别是，用于开启和关断MOS晶体管MP的控制逻辑的功能被由图7的时序图图示。图7A的示图本质上与图5的示图相同，除了在当前示例中功率MOS晶体管MP在本征体二极管DR被正向偏置时开启以便经由激活的MOS沟道来旁路体二极管DR。将体二极管DR旁路造成跨整流器器件10的显著地低于正常二极管的正向电压的电压降。

[0036] 图7B的第一示图示出图7A中示出的波形的被放大的分段。图7A示出衬底电压VSUBST的完整周期，而图7B的第一示图仅近似地示出周期的后一半，在周期的该后一半期间衬底电压VSUBST为负。图7B的第二示图图示触发MOS晶体管MP的激活/禁用以开启和关闭MOS晶体管MP的逻辑信号ON（参见图4）的简化波形。如在图7A和图7B中可以看到那样，当控制电路11（借助于逻辑电路14，参见图4）检测到衬底电压VSUBST为负（即二极管DR被正向偏置）时，MOS晶体管MP被开启。可以基于各种标准作出该检测。在本示例中，负门限电压VON和VOFF被用于确定用于开启和关闭MOS晶体管MP的时间时刻（即MOS晶体管MP的导通时间段TON的开始和结束）。因此，当衬底电压VSUBST达到或下降为低于第一门限VON时，MOS晶体管MP被开启，并且当衬底电压VSUBST再次达到或超过第二门限VOFF时，MOS晶体管MP被关断。

[0037] 在本示例中，在时间t1处满足条件VSUBST=VON，并且控制信号ON（参见图7B的第二示图）以及对应的栅极电压VG被设置为高电平以开启MOS晶体管MP。当衬底电压VSUBST在周期的结束处达到或超过第二门限VOFF时，MOS晶体管MP再次被关断。在本示例中，在时间t2处满足条件VSUBST=VOFF，并且控制信号ON（参见图7B的底部示图）以及对应的栅极电压VG被设置为低电平以关断MOS晶体管MP。当MOS晶体管MP在时间t2处被关断时，衬底电压VSUBST可能在其在下一周期的开始处再次上升到的正值之前突然下降到-VD。理解的是，图7A和图7B中示出的波形仅仅是说明性示例并且并非成比例。

[0038] 当MOS晶体管MP开启时（即在导通时间段TON期间），衬底电压VSUBST等于RON·iL，其中RON是激活的MOS沟道的导通阻抗。在本示例中，仅使用两个门限值来开启和关闭MOS晶体管MP。然而，两个或更多个门限值可以被用于进行开启和/或关断。在这种情况下，可以通过随后开启/关断功率MOSFET的两组或更多组晶体管单元来逐渐地（逐步地）开启或关断（或这两者）功率MOSFET。

[0039] 返回参照图7A，第一门限VON和第二门限VOFF这两者都为负（注意，参考电压VREF被定义为零），但是高于MOS晶体管MP的体二极管DR的负的正向电压-VD。进一步地，第二门限VOFF可以比第一门限VON高（不那么负）。也就是，在本示例中满足条件-VD频率给定。

[0040] 如可以在图7B中看到那样，MOS晶体管MP应该在衬底电压VSUBST的每个周期（参见图7A，周期TCYCLE）中仅开启一次，具体地，在第一次满足条件VSUBST=VON时。当在同一周期中再次满足条件时，应该防止MOS晶体管MP的第二次开启（例如在时间时刻t2，参见图7A的第一示图）。类似地，当在周期的结束处满足条件VSUBST=VOFF时，应该关断MOS晶体管MP。如果在周期期间较早地满足该条件（例如在时间t1之后不久，如果RON·i（L t1）>VOFF），则应该防止MOS晶体管的早期关断。为了避免MOS晶体管的不想要的早期关断，控制电路可以包括防止在特定的时间跨度内（例如在导通时间TON的前一半期间）关断的定时器。注意展示出图7中图示的行为的控制逻辑（例如控制逻辑14，参见图4）可以是采用许多不同的方式实现的。实际的实现可以取决于应用以及用于制造整流器器件10的半导体技术。理解的是技术人员能够实现上面参照图7讨论的功能。

[0041] 图8是如在此参照图1至图7描述的整流器器件的简化的横截面视图。已经参照图3描述了整流器器件的包括功率MOS晶体管MP的部分的示例。如提到的那样，诸如控制电路11（参见图4，控制电路11可以包括逻辑电路14和供给电路12）的其它电路被集成在同一半导体衬底中。当如在图3的示例中那样功率MOS晶体管是n沟道晶体管时，半导体衬底101将被掺杂有第一类型（n型）的掺杂剂。因此，类似于图3的示例，图8中示出的半导体本体100本质上由半导体衬底101（晶片）形成，在半导体衬底101上使用外延生长来沉积（例如单晶）半导体层101'。半导体层101'被掺杂有与用于掺杂衬底101的掺杂剂的类型相同类型的掺杂剂，其中与高掺杂的衬底101（标记为n+）相比，半导体层101'中掺杂剂的浓度可以更低得多（因此标记为n-）。

[0042] 可以例如使用离子注入、掺杂剂扩散或其它已知的掺杂处理在半导体层101'中形成阱区200和阱区300。在制备期间，阱区200和阱区300可以是在与图3中示出的本体区103相同或者不同的步骤中形成的，并且用于掺杂阱区200和阱区300的掺杂剂的类型与用于掺杂半导体层101'的掺杂剂类型互补。也就是，在衬底101和半导体层101'是n掺杂（因此被称为n衬底）的情况下，阱区200和阱区300是p掺杂的（因此被称为p阱）。类似于本体区103，p阱200和p阱300从半导体本体100的顶部表面竖向延伸到半导体层101'中并且被由周围的半导体层101'的材料侧向地界定。各种电路组件可以被集成在p阱200和p阱300以及进一步的p阱中。在图8的本示例中，阱区200包括n沟道MOSFET并且阱区300包括p沟道MOSFET。这两个MOSFET可以被组合以形成例如CMOS 反相器或其它电路。然而，要强调的是这两个MOSFET必须仅被视为针对集成在半导体本体100中的阱区200和阱区300以及其它阱区中的任意电路和电路元件（例如控制电路11，参见图4）的代表。各个集成的电路组件可以被通过形成于在半导体本体100的顶部上的一个或多个布线层中的导线连接以形成特定的电路。集成的电路组件的布线是如这样而已知的并且因此在此不进一步解释。

[0043] 为了在p阱200中形成n沟道MOSFET，漏极区203和源极区204被形成在p阱200内并且嵌入于其中。漏极区203和源极区204这两者都掺杂有n型掺杂剂。栅极电极206被布置在半导体本体100的顶部表面上但是与其电隔离。栅极电极206在漏极区203和源极区304之间延伸。p阱200可以被视为晶体管本体区，并且当栅极电极206在操作期间被充分地充电时，在p阱200的将漏极区203和源极区204彼此分离的该部分中生成（n型）MOS沟道。阱接触区202也可以被形成在p阱200内并且允许接触p阱200。通常，阱接触区202是p掺杂的但是具有比p阱200更高的掺杂剂浓度。

[0044] 为了在p阱300中形成p沟道MOSFET，附加的n掺杂的阱301（n阱）被嵌入在p阱300中。还可以使用离子注入、掺杂剂扩散或其它已知的掺杂处理来形成n阱301。它从半导体本体的顶部表面竖向延伸到p阱300中并且因此嵌入在p阱300的p掺杂的半导体材料中。类似于p阱200中的n沟道MOSFET，漏极区303和源极区304被形成在n阱301内。栅极电极306被布置在半导体本体100的顶部表面上但是与其电隔离。栅极电极306在漏极区303和源极区304之间延伸。n阱301可以被视为晶体管本体区，并且当栅极电极306在操作期间被充分地充电时，在n阱301的将漏极区303和源极区304彼此分离的该部分中生成（p型）MOS沟道。在n阱301中形成本体接触区305以允许电接触n阱301。本体接触区通常像n阱那样是n掺杂的，但是与n阱301相比具有更高的掺杂剂浓度。进一步地，阱接触区302也可以被形成在p阱300内并且允许接触p阱300。通常，阱接触区302是p掺杂的，但是与p阱300相比具有更高的掺杂剂浓度（类似于阱接触区202）。

[0045] 如在图8中示出那样，p阱200的电压（电位）被标明为VPISO1，并且p阱300的电压（电位）被标明为VPISO2。p阱200中的n沟道MOSFET的漏极电压、源极电压和栅极电压分别被标明为VD1，VS1和VG1。n沟道MOSFET的本体电压VB1等于VPISO1，而p沟道MOSFET的本体电压VB2不同于VPISO2。n阱301中的p沟道MOSFET的漏极电压、源极电压、栅极电压和本体电压分别被标明为VD2，VS2，VG2和VB2。从图8可以看到，在n掺杂的半导体层101'和p阱200、p阱300之间的界面处形成pn结。想要的是在正常操作期间该pn结被反向偏置，并且因此形成所谓的pn结隔离。在利用DC供给的应用中，n衬底101通常与最高可用DC供给电压电连接（即衬底电压VSUBST对应于最高可用供给电压），并且作为结果，所提到的pn结隔离总是被反向偏置并且因此处于阻断状态。然而，在此描述的示例涉及如下的整流器器件：其利用施加在集成于整流器器件（参见例如图3和图4）中的功率MOS晶体管MP的漏极和源极之间的交流供给（输入）电压操作。由于功率MOS晶体管MP的漏极被电连接到n衬底（参见图3，漏极电极116、衬底101），因此衬底电压VSUBST不是DC电压而是交流电压，如例如在图7A中示出那样。

[0046] 如在图7A中可以看到那样，衬底电压VSUBST周期性地呈现负值（如果参考电位VREF被定义为0V），并且因此上面提到的pn结隔离可能变为正向偏置，这可能引起整流器器件的闩锁。闩锁可能是由图8中示出的寄生晶体管的不想要的激活引起的，并且在下面进行解释。p阱200和下方的n掺杂的半导体层101'之间的pn结可能形成寄生npn型双极结型晶体管TP1的基极-发射极二极管。p阱200与n掺杂的漏极区203和源极区204之间的pn结形成寄生晶体管TP1的多个集电极-基极二极管。从图8可以看到，当衬底电压VSUBST变为负并且因此晶体管TP1的基极-发射极二极管变为正向偏置时，寄生晶体管TP1可能被开启。激活（开启）的寄生晶体管TP1可能事实上使衬底101与漏极区203和源极区204短路，这可能不可逆地损坏整流器器件。

[0047] 与寄生晶体管TP1类似，在p阱300与下方的n掺杂的半导体层101'之间的pn结可能形成另外的寄生npn型双极结型晶体管TP2a的基极-发射极二极管。p阱300和n阱301之间的pn结形成寄生晶体管TP2a的集电极-基极二极管。同时，p阱300和n阱301之间的pn结形成寄生pnp型双极结型晶体管TP2b的集电极-基极二极管，晶体管TP2b的多个发射极由嵌入在n阱301中的漏极区303和源极区304形成。两个寄生晶体管TP2a和TP2b以它们形成晶闸管（pnpn结构）的方式连接，其中p阱300形成晶闸管的栅极。当衬底电压VSUBST变为负并且因此晶体管TP2a的基极-发射极二极管变为正向偏置（这进而导致晶体管TP2b的激活）时，该晶闸管可能被开启。激活（开启）的晶闸管可能事实上使衬底101与漏极区303和源极区204短路，这也可能不可逆地损坏整流器器件。

[0048] 为了防止在整流器器件中的由于寄生双极结型晶体管或晶闸管的激活所致的短路、闩锁和类似的效应，在整流器器件的任何操作状态期间、甚至在其中衬底电压VSUBST为负的操作状态期间也必须将衬底101与p阱200和p阱300（以及进一步的p阱）之间的pn结隔离保持在隔离状态。换句话说，不管衬底电压VSUBST的极性如何，n掺杂的半导体层101'与p阱200和p阱300之间的pn结都必须（并且保持）反向偏置。

[0049] 关于闩锁效应和类似的效应的上面描述的问题的一个解决方案是采用如下的电路：其包括一个或多个开关，该一个或多个开关被配置为在其中衬底电压相对于地电位（该地电位是整流器器件10的阳极端子（即MOS晶体管MP的源极电极，参见图4）的电位）为负的操作状态期间将p阱（例如p阱200和p阱300）电连接到衬底101。在这方面，“电连接”意味着通过相对低阻抗的电流路径进行连接，该电流路径可以是例如通过MOS晶体管的有源MOS沟道提供的。

[0050] 如上面提到那样，整流器器件10可以被设计为双端子器件（阳极端子A和阴极端子K）并且因此需要从交流的衬底电压VSUBST生成内部供给电压VS。已经参照图6讨论了供给电路12的一个简单示例。图9图示供给电路12的更复杂的实现，其包括多个电容器C1，C2，...，Ck以存储电荷并且提供内部供给电压VS。如在图6的示例中那样，跨电容器C1，C2，...，Ck的电压由齐纳二极管DZ的齐纳电压确定。与图6的示例不同，二极管D（S 参见图6）由多个耦合的MOS晶体管N0，N1，N2，...，Nk替代，所述多个MOS晶体管如图9中示出那样连接到电容器C1，C2，...，Ck。

[0051] 根据图9，MOS晶体管N0是n沟道MOSFET，其被连接为二极管，即其栅极电极连接到其漏极，其中MOS晶体管N0的本体（体）和源极电连接。齐纳二极管DZ连接在MOS晶体管N0的源极和地GND之间。因此，如果衬底电压足够高从而MOS晶体管N（0 表现得像二极管）导通并且漏极电流i0通过MOS晶体管N0，则MOS晶体管N0的源极电压和体电压由齐纳二极管DZ的齐纳电压VZ确定。在衬底（阴极端子）和MOS晶体管N0的漏极之间电连接的电流源Q0仅用于电流限制，并且可以取决于实际应用而由电阻器替代或甚至被省略。如果衬底电压VSUBST下降到低于特定门限值—该特定门限值取决于齐纳电压VZ、MOS晶体管N0的门限电压和跨电流源Q0的最小电压降，则MOS晶体管N0将关断。

[0052] MOS晶体管N1，N2，...，Nk与MOS晶体管N0耦合，从而晶体管N0，N1，...，Nk的栅极电极被电互连。类似地，晶体管N0，N1，...，Nk的本体（体）端子被电互连。因此，晶体管N1，N2，...，Nk “看到”与晶体管N0相同的栅极体电压VGB。晶体管N1，N2，...，Nk的漏极端子可以以与晶体管N0的漏极端子相同的方式经由电流源Q1，...，Qk连接到衬底（阴极端子）。当衬底电压VSUBST处于高电平并且大于上面提到的特定门限时，电流源Q1，...，Qk限制晶体管N1，N2，...，Nk的漏极电流i1，i2，...，ik。理解的是，取决于实际的实现，电流源Q0，Q1，......，Qk可以由电阻器替代或者甚至被省略。只要衬底电压VSUBST足够高以激活晶体管N0，N1，......，Nk，晶体管N1，N2，...，Nk的漏极电流i1，i2，...，ik就对电容器C1，C2，...，Ck充电。

[0053] 晶体管N1，N2，...，Nk可以是n沟道MOS晶体管，并且被实现在诸如如在图8中示出的p阱区200的一个或多个p阱区中。作为说明性的示例，电容器C1也被示出在图8中，其中p阱200中的n沟道MOS晶体管可以例如被视为图9中的晶体管N1。因此，晶体管N0，N1，...，Nk中的每一个引发寄生双极结型晶体管（BJT），其在当衬底电压VSUBST为负的时候被激活时将引起电容器C1，C2，...，Ck放电，并且作为内部电压供给将失效。因此重要的是避免激活寄生BJT。
在图9中，耦合到MOS晶体管Nk的寄生BJT被标记为TP（1 参见图8）。

[0054] 图10的示例基本上与图9中示出的电路相同，具有有助于避免激活所提到的寄生BJT的附加电路。在如在图10中示出的简单示例中，该电路是连接在形成N0，N1，.....Nk的本体的p阱（参见例如图8，阱区200）和衬底（阴极端子，参见图8，区101和102）之间的单个电阻器Rx。电阻器Rx的阻抗需要是如此的低以至于电位VPISO1被拉至足够低的值以避免激活BJT TP1。因此，跨电阻器Rx的电压VX=VPISO1-VSUBST（对于负的衬底电压VSUBST而言）应该保持低于BJT TP1的基极—发射极二极管的正向电压VB（E 近似0.6伏）。然而，当衬底电压VSUBST高时，具有诸如小阻抗的电阻器Rx可能引起显著的偏置电流，并且至少在一些应用中这样的偏置电流可能是不合期望的。在这点上发生目标冲突，当衬底电压VSUBST为负时需要低阻抗以避免激活寄生BJT，并且当衬底电压达到更高的正电平时想要高阻抗以保持偏置电流低。

[0055] 为了改善这种情况，可以由表现得像具有可控阻抗的电阻器的电路来替代电阻器Rx。在这种情况下，阻抗是可变的并且取决于衬底电压VSUBST，以使得对于正的衬底电压VSUBST而言阻抗为高并且对于负衬底电压VSUBST而言阻抗为低。在图11中示出了可以如何实现可控阻抗电路的一个示例，除了电阻器Rx已经被可控阻抗电路121替代之外，其与先前的图10的示例相同。根据图11的示例，电路121包括两个晶体管D1和D2，它们可以被实现为耗尽型MOS晶体管。晶体管D1和D2的栅极电极和本体（体）端子被电互连并且连接到地（GND）。在另一实施例中，晶体管D1和D2的栅极电极和本体（体）端子可以被利用不同于地电位GND的预定义的电位偏置。晶体管D1的源极端子连接到晶体管D2的源极端子；晶体管D1和D2的漏极端子连接到衬底（参见例如图8，区101和102）和形成MOS晶体管N0，N1，...，Nk的本体区的p阱区（参见例如图8，区101和102）。因此，两个晶体管D1和D2的MOS沟道串联连接，并且当衬底电压VSUBST为负或处于低的正电平时晶体管工作在线性区（也为三极管模式或欧姆模式）。在这样的情况下，晶体管D1和D2表现得类似于电阻分压器，并且晶体管的源极电压Vsource在p阱电压VPISO1和衬底电压VSUBST之间。

[0056] 然而，当衬底电压VSUBST上升到更高的正电平时，所谓的本体效应（也是体效应）引起晶体管D1和D2的导通阻抗的显著增加，而栅极—本体电压保持恒定（在本示例中处在零伏特）。本体效应引起晶体管D1和D2的门限电压VTH增加ΔVTH，这取决于源极—本体电压VSB。如与针对VSB=0的门限电压相比，门限电压VTH增加当VSB>0时，其中γ是材料参数（本体效应参数），并且2φB是跨MOS晶体管的耗尽层的表面和本体之间的电位降。随着衬底电压VSUBST上升（在每个周期中，参见图7A），源极电压Vsource相应地上升，并且由于本体效应，晶体管D1和D2的门限电压VTH也上升。门限电压VTH将上升到如下这样的高值（同时栅极—本体电压在零伏特处保持恒定）：晶体管D1和D2的导通阻抗显著增加。因此，如与先前的图10的电路相比，通过晶体管的偏置电流显著减小。当衬底电压VSUBST再次降低时，源极电压Vsource并且因此门限电压VTH也将降低（同时栅极—本体电压在零伏特处保持恒定），直到门限电压VTH变为负并且晶体管D1和D2再次开启（低欧姆状态）。

[0057] 理解的是，晶体管D1和D2未必是耗尽型MOS晶体管但是也可以被实现为增强型MOS晶体管。在这种情况下，栅极—本体电压必须大于零而不是如在图11的示例中那样为零伏特。

[0058] 图12A和图12B图示图11的可变阻抗电路的电路的两个示例性修改。图12A的示例基本上与图11中示出的可变阻抗电路121相同，除了晶体管D1和D2的栅极端子和本体端子连接到在其处提供有（例如恒定的）偏置电压VBIA（S 而不是如图11中那样被连接到地）的电路节点。如果偏置电压VBIAS（略微）为负，则如与图11的示例相比所提到的本体效应可能更大。图12B的示例基本上与图11中示出的可变阻抗电路121相同，除了在晶体管D1和D2的栅极端子和本体端子之间提供有（例如恒定的）偏移电压VGB0。如果晶体管D1和D2是增强型晶体管，则这种修改可能是有用的，而在前面的示例中使用耗尽型晶体管。注意的是图12A和图12B的修改可以被组合，并且在其它实施例中，可以将不同的（例如恒定的）栅极电压和本体电压施加到两个晶体管D1和D2。用“正常”的电阻器（例如由多晶硅制成）替代晶体管D1或D2中的一个也可以是一种选项。

[0059] 虽然已经关于一个或多个具体实现图示和描述了各种实施例，但是在不脱离在此记述的特征和结构的精神和范围的情况下，可以对所图示的示例作出更改和/或修改。特别是就由上面描述的组件或结构（单元、组装、器件、电路、系统等）执行的各种功能来说，用于描述这样的组件的术语（包括对“部件”的引用）除非另外指明否则意图对应于执行所描述的组件（例如在功能上等同）的指定功能的任何组件或结构，即使其在结构上并不等同于执行在本公开的在此被说明的示例性实现中的功能的所公开的结构。

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