CMOS非易失存储器单元电路
专利汇可以提供CMOS非易失存储器单元电路专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种CMOS非易失 存储器 单元 电路 ，该电路具有四个 信号 输入端口：分别为CTR，T，W，EN，两个信号输出端口：分别为OUT1和OUT2。该电路由五个PMOS晶体管PM1~PM5和一个电容C1组成。其中晶体管PM1和PM2的栅极和电容C1的一个端口连接在一起，形成一个浮空的存储电荷 节点 ，晶体管PM3的栅极接地，在数据读出时作为参考晶体管使用，晶体管PM4和PM5作为 开关 使用，用于控制存储单元数据的输出，本发明的特点是制作时工艺流程简单，具有更短的加工时间和更低的成本，此外，该电路的 电子 隧穿晶体管与数据读出晶体管采用不同的晶体管实现，避免了电子注入和擦除操作对存储单元读出性能的影响，而在电子擦除时使用比电子注入时更强的外部 电场 ，提高了数据写入的速度。，下面是CMOS非易失存储器单元电路专利的具体信息内容。
1.一种CMOS非易失存储器单元电路，其特征在于，所述电路由五个PMOS晶体管PM（1 11）~PM（5 15）和一个电容C（1 10）组成四个信号输入端口和两个信号输出端口；四个信号输入端口为CTR、T、W、EN，两个信号输出端口为OUT1和OUT2；
两个PMOS晶体管PM（1 11）和PM（2 12）的栅极和电容C（1 10）的一个端口连接在一起，形成一个浮空的电荷存储节点F（16）；
电容C（1 10）的另一端口与信号输入端口CTR相连，晶体管PM（1 11）的源端、漏端和衬底连接在一起并与信号输入端口T相连，晶体管PM2（12）的源端和衬底与信号输入端口W相连，晶体管PM（2 12）的漏端与晶体管PM（4 14）的源端相连；
晶体管PM（3 13）的栅极接地，在数据读出时作为参考晶体管使用，晶体管PM4（14）和PM5（15）的栅极与端口EN相连，作为开关用于控制存储单元数据的输出；
晶体管PM3（13）的源端和衬底与信号输入端口W相连，漏端与晶体管PM5（15）的源端相连，其中晶体管PM2 （12）PM5（15）的衬底均连接在一起，并与信号输入端口W相连，晶体管~
PM（4 14）和PM（5 15）的漏端分别与信号输出端口OUT1和OUT2相连。
2.根据权利要求1所述的CMOS非易失存储器单元电路，其特征在于，电荷存储节点F（16）由多晶硅栅组成，且该多晶硅栅被二氧化硅绝缘层所包围，在写操作时，通过隧穿晶体管PM（1 11）在外部电场的作用下向电荷存储节点F（16）进行电子注入或电子擦除。
3.根据权利要求1所述的CMOS非易失存储器单元电路，其特征在于，所述存储单元电路存储一位数据信息，当电荷存储节点F（16）上注入电子时，对应存储单元其中的一种数据存储状态，晶体管PM（2 12）在存储单元进行读操作时向信号输出端口OUT1输出较大的电流；当电荷存储节点F（16）擦除电子时，对应存储单元的另一种数据存储状态，晶体管PM2（12）在存储单元进行读操作时向输出端口OUT1输出较小的电流。
4.根据权利要求1所述的CMOS非易失存储器单元电路，其特征在于，电容C（1 11）的电容值不小于晶体管PM（1 11）和PM（2 12）在电荷存储节点F（16）形成的电容值的十倍，使得电荷存储节点的电压能够被信号输入端口CTR的电压所控制。
5.根据权利要求1所述的CMOS非易失存储器单元电路，其特征在于，所述晶体管PM（2 12）用于存储单元数据的读出，在数据读出时，晶体管PM（3 13）作为参考晶体管使用，向信号输出端口OUT2所输出的电流在两种数据存储状态下相同，因此可通过灵敏放大电路将存储单元电路的两种数据存储状态区分出来，从而实现数据读出。
6.根据权利要求2所述的CMOS非易失存储器单元电路，其特征在于，所述进行电子擦除时隧穿晶体管PM（1 11）的栅氧化层上所加的电场比进行电子注入时隧穿晶体管PM（1 11）栅氧化层上所加的电场强。
CMOS非易失存储器单元电路
技术领域
发明内容
两个PMOS晶体管PM1 11和PM2 12的栅极和电容C1 10的一个端口连接在一起，形成一个浮空的电荷存储节点F 16；
电容C1 10的另一端口与信号输入端口CTR相连，晶体管PM1 11的源端、漏端和衬底连接在一起并与信号输入端口T相连，晶体管PM2 12的源端和衬底与信号输入端口W相连，晶体管PM2 12的漏端与晶体管PM4 14的源端相连；
晶体管PM3 13的栅极接地，在数据读出时作为参考晶体管使用，晶体管PM4 14和PM5 15的栅极与信号输入端口EN相连，作为开关用于控制存储单元数据的输出；
晶体管PM3 13的源端和衬底与信号输入端口W相连，漏端与晶体管PM5 15的源端相连，其中晶体管PM2 12~PM5 15的衬底均连接在一起，并与信号输入端口W相连，晶体管PM4 14和PM5 15的漏端分别与信号输出端口OUT1和OUT2相连。
图中，10为电容C1，11为晶体管PM1，12为晶体管PM2，13为晶体管PM3，14为晶体管PM4，15为晶体管PM5，16为电荷存储节点F，信号输入端口CTR、T、W、EN，信号输出端口OUT1、OUT2。
具体实施方式
电容C1 10的另一端口与信号输入端口CTR相连，晶体管PM1 11的源端、漏端和衬底连接在一起并与信号输入端口T相连，晶体管PM2 12的源端和衬底与信号输入端口W相连，晶体管PM2 12的漏端与晶体管PM4 14的源端相连；
晶体管PM3 13的栅极接地，在数据读出时作为参考晶体管使用，晶体管PM4 14和PM5 15的栅极与信号输入端口EN相连，作为开关用于控制存储单元数据的输出；
晶体管PM3 13的源端和衬底与信号输入端口W相连，漏端与晶体管PM5 15的源端相连，其中晶体管PM2 12 PM5 15的衬底均连接在一起，并与信号输入端口W相连，晶体管PM4 14的~
漏端与信号输出端口OUT1相连，晶体管PM5 15的漏端与信号输出端口OUT2相连。
电子注入 VH1 0 0 VDD
电子擦除 0 VH2 0 VDD
读 0 0 VDD 0
在本实施例中，使用了0.18μm 1P6M CMOS工艺的模型和隧穿电流模型对该实施例中的存储器单元电路进行了仿真，仿真结果表明，该存储单元电路可实现电子注入和擦除，并可配合灵敏放大电路读出所存储的数据。此外，还使用0.18μm 1P6M CMOS实现了传统的全差分存储器单元电路如图1和实施例中存储器单元电路的版图，其中全差分存储器单元的面积为215μm2，而本实施例中存储器单元的面积为156μm2，由此可见使用本发明的技术，存储单元的面积减小了27%。
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