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半导体器件

阅读：0发布：2020-10-01

专利汇可以提供半导体器件专利检索，专利查询，专利分析的服务。并且提供了一种半导体器件。半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。第二布线图案可以与第一布线图案间隔开并沿第一方向延伸。半导体器件还可以包括：第一栅极结构，至少部分地围绕所述第一布线图案和所述第二布线图案；第二栅极结构，沿第一方向与所述第一栅极结构间隔开；第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间；第一间隔部，在所述第一源/漏区的底表面和所述衬底之间；第一源/漏接触，在所述第一源/漏区上；以及第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。，下面是半导体器件专利的具体信息内容。

权利要求

1.一种半导体器件，包括：
第一布线图案，在衬底上沿第一方向延伸；
第二布线图案，在所述第一布线图案上，其中所述第二布线图案与所述第一布线图案间隔开并在所述第一方向上延伸；
第一栅极结构，至少部分地围绕所述第一布线图案和所述第二布线图案；
第二栅极结构，在所述第一方向上与所述第一栅极结构间隔开；
第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间；
第一间隔部，在所述第一源/漏区的底表面和所述衬底之间；
第一源/漏接触，在所述第一源/漏区上；以及
第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。
2.根据权利要求1所述的半导体器件，其中，所述第一布线图案延伸通过所述第二栅极结构，并且所述第一间隔部至少部分地围绕所述第一布线图案。
3.根据权利要求1所述的半导体器件，还包括：
第三栅极结构，所述第三栅极结构在所述第一方向上与所述第一栅极结构和所述第二栅极结构间隔开并至少部分地围绕所述第一布线图案和所述第二布线图案；以及第二源/漏区，所述第二源/漏区在所述第一栅极结构和所述第三栅极结构之间并延伸通过所述第一布线图案和所述第一布线图案，
其中，从所述第一源/漏区的上表面到所述第一源/漏区的底表面的第一深度小于从所述第二源/漏区的上表面到所述第二源/漏区的底表面的第二深度。
4.根据权利要求3所述的半导体器件，其中，所述第一栅极结构包括在所述第一布线图案和所述第二布线图案之间的第一部分，所述第二栅极结构包括在所述第一布线图案和所述第二布线图案之间的第二部分，且所述第一源/漏区接触所述第一栅极结构的所述第一部分和所述第二栅极结构的所述第二部分，以及
其中，所述第三栅极结构包括在所述第一布线图案和所述第二布线图案之间的第三部分，且所述第二源/漏区接触所述第一栅极结构的所述第一部分和所述第三栅极结构的所述第三部分。
5.根据权利要求3所述的半导体器件，还包括：
第三间隔部，在所述第一源/漏区和所述第一栅极结构之间并且在所述第一布线图案和所述第二布线图案之间；以及
第四间隔部，在所述第二源/漏区和所述第一栅极结构之间并且至少部分地围绕所述第一布线图案和所述第二布线图案。
6.根据权利要求3所述的半导体器件，其中，所述第一布线图案和所述第二布线图案在与所述第一方向不同的第二方向上彼此间隔开，以及
其中，所述第一源/漏区在所述第二方向上与所述第一布线图案间隔开。
7.根据权利要求1所述的半导体器件，还包括：第三间隔部，在所述第一源/漏区和所述第一栅极结构之间。
8.根据权利要求7所述的半导体二器件，其中，所述第一源/漏区包括在所述第一布线图案和所述第二布线图案之间的下部和在所述下部上的上部，并且所述第三间隔部在所述第一源/漏区的下部和所述第一栅极结构之间。
9.一种半导体器件，包括：
第一布线图案，在衬底上沿第一方向延伸；
第二布线图案，在所述第一布线图案上，其中所述第二布线图案与所述第一布线图案间隔开并在所述第一方向上延伸；
第一栅极结构、第二栅极结构和第三栅极结构，所述第一栅极结构、第二栅极结构和第三栅极结构在所述第一方向上彼此间隔开并至少部分地围绕所述第一布线图案和所述第二布线图案；
第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间，其中所述第一源/漏区在所述第一布线图案上并延伸通过所述第二布线图案；
第二源/漏区，在所述第一栅极结构和所述第三栅极结构之间，其中所述第二源/漏区延伸通过所述第一布线图案和所述第二布线图案；
第一间隔部，在所述第一源/漏区和所述衬底之间；
第一源/漏接触，在所述第一源/漏区上；以及
第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间，
其中，所述第一间隔部包括所述第二间隔部所包括的材料。
10.根据权利要求9所述的半导体器件，其中，所述第一间隔部至少部分地围绕所述第一布线图案，
其中，所述第一栅极结构包括在所述第一布线图案和所述第二布线图案之间的第一部分，所述第二栅极结构包括在所述第一布线图案和所述第二布线图案之间的第二部分，且所述第一源/漏区接触所述第一栅极结构的所述第一部分和所述第二栅极结构的所述第二部分，以及
其中，所述第三栅极结构包括在所述第一布线图案和所述第二布线图案之间的第三部分，且所述第二源/漏区接触所述第一栅极结构的所述第一部分和所述第三栅极结构的所述第三部分。
11.根据权利要求10所述的半导体器件，还包括：
第三布线图案，在所述衬底上沿第二方向延伸，其中所述第二方向不同于所述第一方向；
第四布线图案，在所述第三布线图案上，其中所述第四布线图案与所述第三布线图案间隔开并在所述第二方向上延伸；
第四栅极结构、第五栅极结构和第六栅极结构，所述第四栅极结构、第五栅极结构和第六栅极结构在所述第二方向上彼此间隔开并至少部分地围绕所述第三布线图案和所述第四布线图案；
第三源/漏区，在所述第四栅极结构和所述第五栅极结构之间，其中所述第三源/漏区在所述第三布线图案上并延伸通过所述第四布线图案；
第四源/漏区，在所述第四栅极结构和所述第六栅极结构之间，其中所述第四源/漏区延伸通过所述第三布线图案和所述第四布线图案；
第三间隔部，在所述第三源/漏区和所述衬底之间；
第三源/漏接触，在所述第三源/漏区上；以及
第四间隔部，在所述第三源/漏接触和所述第四栅极结构之间，
其中，所述第一布线图案和所述第二布线图案是第一晶体管的沟道区，所述第三布线图案和所述第四布线图案是第二晶体管的沟道区，且所述第一晶体管和所述第二晶体管具有不同的导电类型。
12.根据权利要求11所述的半导体器件，还包括：
第五间隔部，在所述第三源/漏区和所述第四栅极结构之间；以及
第六间隔部，在所述第四源/漏区和所述第四栅极结构之间并且至少部分地围绕所述第三布线图案和所述第四布线图案。
13.根据权利要求11所述的半导体器件，其中，所述第三间隔部至少部分地围绕所述第三布线图案，
其中，所述第四栅极结构包括在所述第三布线图案和所述第四布线图案之间的第四部分，所述第五栅极结构包括在所述第三布线图案和所述第四布线图案之间的第五部分，且所述第三源/漏区接触所述第四栅极结构的所述第四部分和所述第五栅极结构的所述第五部分，以及
其中，所述第六栅极结构包括在所述第三布线图案和所述第四布线图案之间的第六部分，且所述第四源/漏区接触所述第四栅极结构的所述第四部分和所述第六栅极结构的所述第六部分。
14.根据权利要求9所述的半导体器件，还包括：
第三间隔部，在所述第一源/漏区和所述第一栅极结构之间；以及
第四间隔部，在所述第二源/漏区和所述第一栅极结构之间并且至少部分地围绕所述第一布线图案和所述第二布线图案，
其中，所述第一间隔部至少部分地围绕所述第一布线图案，和
所述第二布线图案夹在所述第二间隔部和所述第三间隔部之间。
15.根据权利要求14所述的半导体器件，还包括：
第三布线图案，在所述衬底上沿第二方向延伸，其中所述第二方向不同于所述第一方向；
第四布线图案，在所述第三布线图案上，其中所述第四布线图案与所述第三布线图案间隔开并在所述第二方向上延伸；
第四栅极结构、第五栅极结构和第六栅极结构，所述第四栅极结构、第五栅极结构和第六栅极结构在所述第二方向上彼此间隔开并至少部分地围绕所述第三布线图案和所述第四布线图案；
第三源/漏区，在所述第四栅极结构和所述第五栅极结构之间，其中所述第三源/漏区在所述第三布线图案上并延伸通过所述第四布线图案；
第四源/漏区，在所述第四栅极结构和所述第六栅极结构之间，其中所述第四源/漏区延伸通过所述第三布线图案和所述第四布线图案；
第五间隔部，在所述第三源/漏区和所述衬底之间；
第三源/漏接触，在所述第三源/漏区上；以及
第六间隔部，在所述第三源/漏接触和所述第四栅极结构之间，
其中，所述第一布线图案和所述第二布线图案是第一晶体管的沟道区，所述第三布线图案和所述第四布线图案是第二晶体管的沟道区，且所述第一晶体管和所述第二晶体管具有不同的导电类型。
16.根据权利要求15所述的半导体器件，还包括：
第七间隔部，在所述第三源/漏区和所述第四栅极结构之间；以及
第八间隔部，在所述第四源/漏区和所述第四栅极结构之间并且至少部分地围绕所述第三布线图案和所述第四布线图案。
17.根据权利要求9所述的半导体器件，其中，所述第一布线图案和所述第二布线图案在与所述第一方向不同的第三方向上彼此间隔开，以及
其中，所述第一源/漏区在所述第三方向上与所述第一布线图案间隔开。
18.一种半导体器件，包括：
第一布线图案，在衬底上沿第一方向延伸；
第二布线图案，在所述第一布线图案上，其中所述第二布线图案与所述第一布线图案间隔开并在所述第一方向上延伸；
第三布线图案，在所述第一布线图案和所述第二布线图案之间，其中所述第三布线图案与所述第一布线图案和所述第二布线图案间隔开并在所述第一方向上延伸；
第一栅极结构、第二栅极结构和第三栅极结构，所述第一栅极结构、第二栅极结构和第三栅极结构在所述第一方向上彼此间隔开并至少部分地围绕所述第一布线图案、所述第二布线图案和所述第三布线图案；
第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间，其中所述第一源/漏区在所述第一布线图案上并延伸通过所述第二布线图案和所述第三布线图案；
第二源/漏区，在所述第一栅极结构和所述第三栅极结构之间，其中所述第二源/漏区延伸通过所述第一布线图案、所述第二布线图案和所述第三布线图案；以及第一间隔部，至少部分地围绕所述第一布线图案并且在所述第一源/漏区的底表面和所述衬底之间，
其中，所述第二栅极结构和所述第一源/漏区分别限定第一晶体管的栅极结构和源/漏区，且所述第三栅极结构和所述第二源/漏区分别限定第二晶体管的栅极结构和源/漏区，以及
其中，所述第一晶体管和所述第二晶体管具有相同的导电类型。
19.根据权利要求18所述的半导体器件，还包括：
第一源/漏接触，在所述第一源/漏区上；以及
第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间，
其中，所述第一间隔部包括所述第二间隔部所包括的材料。
20.根据权利要求18所述的半导体器件，其中，所述第一间隔部与所述第一栅极结构和所述第二栅极结构相接触。

说明书全文

半导体器件

[0001] 相关申请的交叉引用

[0002] 本专利申请要求于2018年9月19日在韩国知识产权局提交的韩国专利申请No.10-2018-0112214的优先权，该申请的公开内容通过全文引用的方式并入本文中。

技术领域

[0003] 本公开涉及电子领域，更具体地，涉及一种半导体器件。

背景技术

[0004] 为了增加半导体器件的集成密度，已经提出了多桥沟道元件和将纳米线状的硅主体形成在衬底上并将栅极形成为围绕硅主体的纳米片元件。由于多栅极晶体管、多桥沟道元件和纳米片元件包括三维沟道，所以按比例缩小半导体器件的大小可以是相对容易的。此外，电流控制能力可以得到改善而不增加多栅极晶体管的栅极长度。
发明内容

[0005] 根据本发明构思的一些实施例，半导体器件可以通过调整被用作晶体管的沟道区的布线图案的数量而具有改善的电流控制能力。

[0006] 根据本发明构思的一些实施例，半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。所述第二布线图案可以与所述第一布线图案间隔开并沿所述第一方向延伸。半导体器件还可以包括：第一栅极结构，至少部分地围绕所述第一布线图案和所述第二布线图案；第二栅极结构，沿第一方向与所述第一栅极结构间隔开；第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间；第一间隔部，在所述第一源/漏区的底表面和所述衬底之间；第一源/漏接触，在所述第一源/漏区上；以及第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。

[0007] 根据本发明构思的实施例，半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。第二布线图案可以与第一布线图案间隔开并可以沿第一方向延伸。所述半导体器件还可以包括：第一栅极结构、第二栅极结构和第三栅极结构，其可以在第一方向上彼此间隔开并可以至少部分地围绕所述第一布线图案和所述第二布线图案；以及第一源/漏区，位于所述第一栅极结构和所述第二栅极结构之间。所述第一源/漏区可以在所述第一布线图案上并可以延伸通过所述第二布线图案。半导体器件还可以包括：第二源/漏区，在所述第一栅极结构和所述第三栅极结构之间。所述第二源/漏区可以延伸通过所述第一布线图案和所述第二布线图案。附加地，半导体器件可以包括：第一间隔部，在所述第一源/漏区和所述衬底之间；第一源/漏接触，在所述第一源/漏区上；以及第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。第一间隔部可以包括第二间隔部所包括的材料。

[0008] 根据本发明构思的实施例，半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。第二布线图案可以与第一布线图案间隔开并可以沿第一方向延伸。半导体器件还可以包括：第三布线图案，在所述第一布线图案和所述第二布线图案之间。第三布线图案可以与第一布线图案和第二布线图案间隔开并可以沿第一方向延伸。所述半导体器件还可以包括：第一栅极结构、第二栅极结构和第三栅极结构，其可以在第一方向上彼此间隔开并可以至少部分地围绕所述第一布线图案、所述第二布线图案和所述第三布线图案；以及第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间。所述第一源/漏区可以在所述第一布线图案上并可以延伸通过所述第二布线图案和所述第三布线图案。附加地，半导体器件可以包括：第二源/漏区，在所述第一栅极结构和所述第三栅极结构之间，并且所述第二源/漏区可以延伸通过所述第一布线图案、所述第二布线图案和所述第三布线图案。半导体器件可以包括：第一间隔部，其可以至少部分地围绕所述第一布线图案并且可以在所述第一源/漏区的底表面和所述衬底之间。所述第二栅极结构和所述第一源/漏区可以分别限定第一晶体管的栅极结构和源/漏区，第三栅极结构和第二源/漏区可以分别限定第二晶体管的栅极结构和源/漏区，且第一晶体管和第二晶体管可以具有相同的导电类型。

[0009] 本发明构思的方面不限于上面提到的那些方面，并且本领域技术人员根据以下描述将清楚地理解未被提及的其它方面。附图说明

[0010] 通过参考附图详细描述示例性实施例，本发明构思的以上和其他方面和特征将变得更清楚，在附图中：

[0011] 图1是根据本发明构思的一些实施例的半导体器件的平面图；

[0012] 图2是根据本发明构思的一些实施例的沿图1的线A-A’和B-B’得到的横截面图；

[0013] 图3是根据本发明构思的一些实施例的沿图1的线C-C’和D-D’得到的横截面图；

[0014] 图4是根据本发明构思的一些实施例的沿图1的线E-E’和F-F’得到的横截面图；

[0015] 图5、图6和图7是根据本发明构思的一些实施例的沿图1的线A-A’和B-B’得到的横截面图；以及

[0016] 图8至图17是示出了根据本发明构思的一些实施例的制造半导体器件的方法的横截面图。

具体实施方式

[0017] 在下文中，将参考图1至图4描述根据本发明构思的一些实施例的半导体器件。在图1中，为了便于描述，不示出一些元件，例如，第一中间绝缘膜171和第二中间绝缘膜172；第一源/漏接触181、第二源/漏接触182、第三源/漏接触283和第四源/漏接触284。参考图1至图4，衬底100可以包括第一区域I和第二区域II。衬底100的第一区域I和第二区域II可以是彼此相邻的区域，或可以是彼此间隔开的区域。不同类型(例如，不同导电性)的晶体管可以形成在衬底100的第一区域I和第二区域II中。当PMOS晶体管或NMOS晶体管形成在衬底
100的第一区域I中时，NMOS晶体管或PMOS晶体管可以形成在衬底100的第二区域II中。

[0018] 衬底100可以包括第一鳍式图案149和第二鳍式图案249。例如，第一鳍式图案149和第二鳍式图案249可以是衬底100的一部分。衬底100的上表面100U可以是第一鳍式图案149和第二鳍式图案249中的每一个的上表面。

[0019] 场绝缘膜105可以至少部分地围绕第一鳍式图案149和第二鳍式图案249的侧壁。第一鳍式图案149和第二鳍式图案249可以由场绝缘膜105限定。应理解“元件A在某方向上围绕元件B”(或类似语言)表示元件A部分地或完全地围绕元件B。

[0020] 在图3中，第一鳍式图案149和第二鳍式图案249的侧壁被示出为被场绝缘膜105完全围绕，但是本发明构思不限于此。此外，在图3中，从衬底100到场绝缘膜105的上表面的高度被示出为与第一鳍式图案149和第二鳍式图案249的上表面的高度相同，但是本发明构思不限于此。在一些实施例中，从衬底100到场绝缘膜105的上表面的高度可以不同于第一鳍式图案149和第二鳍式图案249的上表面的高度。

[0021] 第一鳍式图案149和第二鳍式图案249可以通过蚀刻衬底100的一部分而形成，并且可以包括从衬底100生长的外延层。第一鳍式图案149和第二鳍式图案249可以包括与衬底100相同的材料或不同的材料。第一鳍式图案149和第二鳍式图案249可以包括例如作为元件半导体材料的硅或锗。

[0022] 第一布线图案141、第二布线图案142和第三布线图案143可以在衬底100的第一区域I中沿第十一方向X11延伸。第一布线图案141、第二布线图案142和第三布线图案143可以在第十三方向X13上彼此间隔开。第十三方向X13可以例如是垂直于衬底100的上表面100U的方向。第一布线图案141可以与衬底100的上表面100U间隔开。第二布线图案142可以设置在第一布线图案141上。第三布线图案143可以设置在第一布线图案141和第三布线图案142之间。第四布线图案244、第五布线图案245和第六布线图案246可以在衬底100的第二区域II中沿第二十一方向X21延伸。第四布线图案244、第五布线图案245和第六布线图案246可以在第二十三方向X23上彼此间隔开。第二十三方向X23可以例如是垂直于衬底100的上表面100U的方向。第四布线图案244可以与衬底100的上表面100U间隔开。第五布线图案245可以设置在第四布线图案244上。第六布线图案246可以设置在第四布线图案244和第五布线图案245之间。在图3中，第一至第六布线图案141、142、143、244、245和246为方形，但本发明构思不限于此。在一些实施例中，第一至第六布线图案141、142、143、244、245和246可以具有圆形拐角。第一至第三布线图案141、142和143可以包括与第一鳍式图案149相同的材料。第四至第六布线图案244、245和246可以包括与第二鳍式图案249相同的材料。第一至第六布线图案141、142、143、244、245和246中的每一个可以用作晶体管的沟道区。

[0023] 第一栅极结构G1、第二栅极结构G2和第三栅极结构G3中的每一个可以在衬底100的第一区域I中沿第十二方向X12延伸，并可以沿第十一方向X11彼此间隔开。第四栅极结构G4、第五栅极结构G5和第六栅极结构G6中的每一个可以在衬底100的第二区域II中沿第二十二方向X22延伸，并可以在第二十一方向上X21彼此间隔开。第十二方向X12可以是与第十一方向X11相交的方向。第二十二方向X22可以是与第二十一方向X21相交的方向。第一至第三栅极结构G1、G2和G3中的每一个可以围绕第一至第三布线图案141、142和143。第一至第三布线图案141、142和143中的每一个可以穿过第一至第三栅极结构G1、G2和G3。第四至第六栅极结构G4、G5和G6中的每一个可以围绕第四至第六布线图案244、245和246。第四至第六布线图案244、245和246中的每一个可以穿过第四至第六栅极结构G4、G5和G6。

[0024] 第一至第六栅极结构G1、G2、G3、G4、G5和G6中的每一个可以分别包括第一至第六界面膜121a、122a、123a、224a、225a和226a；第一至第六栅电极121b、122b、123b、224b、225b和226b；以及第一至第六栅极绝缘膜121c、122c、123c、224c、225c和226c。然而，本发明构思不限于此，并且可以根据例如包含在第一至第六布线图案141、142、143、244、245和226中的材料，省略第一至第六界面膜121a、122a、123a、224a、225a和226a。由于对第一栅极结构G1的描述还可以应用于第二至第六栅极结构G2、G3、G4、G5和G6，下面将主要描述第一栅极结构G1。

[0025] 第一界面膜121a可以围绕第一至第三布线图案141、142和143中的每一个。例如，第一界面膜121a可以设置在第一至第三布线图案141、142和143中的每一个的周围。第一界面膜121a可以设置在第一鳍式图案149上。第一界面膜121a可以设置在第一栅极结构121b和第一至第三布线图案141、142和143中的每一个之间。当第一至第三布线图案141、142和143包括硅(Si)时，第一界面膜121a可以包括氧化硅膜(SiO2)。

[0026] 第一栅电极121b可以围绕第一至第三布线图案141、142和143中的每一个。第一栅电极121b可以设置在第一界面膜121a上。第一栅电极121b可以包括第一部分121b1、第二部分121b2、第三部分121b3和第四部分121b4。第一栅电极121b的第一部分121b1可以设置在衬底100和第一布线图案141之间。第一栅电极121b的第二部分121b2可以设置在第一布线图案141和第三布线图案143之间。第一栅电极121b的第三部分121b3可以设置在第二布线图案142和第三布线图案143之间。第一栅电极121b的第四部分121b4可以设置在第一间隔部132和第四间隔部134之间的第二布线图案142上。第一栅电极121b可以包括导电材料。尽管第一栅电极121b被示出为单个层，但是本发明构思不限于此。在一些实施例中，第一栅电极121b可以包括用于调整功函数的功函数导电层和用于填充由功函数导电层限定的空间的填充导电层。

[0027] 第一栅极绝缘膜121c可以设置为围绕第一至第三布线图案141、142和143中的每一个，并且可以延伸在第一界面膜121a和第一栅电极121b之间。第一栅极绝缘膜121c可以形成在第一栅电极121b和衬底100之间、在第一栅电极121b和第一间隔部131之间、在第一栅电极121b和第四间隔部134之间、在第一栅电极121b和第三间隔部133之间以及在第一栅电极121b和第二间隔部132之间。第一栅极绝缘膜121c可以包括介电常数大于二氧化硅的介电常数的高k材料。如上所述，在一些实施例中，省略第一界面膜121a，并且第一栅极绝缘膜121c可以包括氧化硅膜、氮氧化硅膜或氮化硅膜以及高k材料。

[0028] 第一源/漏区151和第二源/漏区152可以分别设置在第一栅极结构G1的相对侧上。第一源/漏区151可以设置在第一栅极结构G1和第二栅极结构G2之间。第一源/漏区151可以穿过例如第一布线图案142和第三布线图案143。第一源/漏区151可以设置在第一布线图案
141上。例如，第一源/漏区151的底表面151b可以位于第一布线图案141上以便与第一布线图案141间隔开。第一源/漏区151可以包括在第一布线图案141和第二布线图案142之间的下部151L以及在第二布线图案142上方的上部151U。第一源/漏区151的上部151U可以是第一源/漏区151的下部151L和第一源/漏接触181之间的部分。第二源/漏区152可以设置在第一栅极结构G1和第三栅极结构G3之间。第二源/漏区152可以穿过例如第一至第三布线图案
141、142和143。第二源/漏区152的底表面152b可以位于衬底100中，例如，第一鳍式图案149中。

[0029] 基于衬底100的上表面100U，第一源/漏区151的底表面151b可以位于高于第二源/漏区152的底表面152b。从第一源/漏区151的上表面到底表面151b的第一深度d1可以小于从第二源/漏区152的上表面到底表面152b的第二深度d2。

[0030] 第一源/漏区151可以在第十一方向X11上覆盖例如第二布线图案142和第三布线图案143。第一源/漏区151可以在第十一方向X11上不覆盖第一布线图案141。例如，第一源/漏区151接触第二布线图案142和第三布线图案143，且可以不接触第一布线图案141。第二源/漏区152可以在第十一方向X11上覆盖例如第一布线图案141、第二布线图案142和第三布线图案143。例如，第二源/漏区152可以接触第一布线图案141、第二布线图案142和第三布线图案143。应理解“元件A在某方向上覆盖元件B”(或类似语言)表示存在在该方向上延伸的并与元件A和B二者相交的线。

[0031] 应理解本发明构思不限于布线图案的数量，其中第一源/漏区151和第二源/漏区152在第十一方向X11上覆盖所述布线图案。例如，第一源/漏区151在第十一方向X11上覆盖的布线图案的数量可以与第二源/漏区152在第十一方向X11上覆盖的布线图案的数量不同。

[0032] 第三源/漏区253和第四源/漏区254可以分别设置在第四栅极结构G4的相对侧上。第三源/漏区253可以设置在第四栅极结构G4和第五栅极结构G5之间。第三源/漏区253可以穿过例如第五布线图案245和第六布线图案246。第三源/漏区253可以设置在第四布线图案
244上。第三源/漏区253的底表面253b可以位于第四布线图案244上以便与第四布线图案
244间隔开。第三源/漏区253可以包括在第四布线图案244和第五布线图案245之间的下部
253L和在第五布线图案245上方的上部253U。第三源/漏区253的上部253U可以是第三源/漏区253的下部253L和第三源/漏接触283之间的部分。第四源/漏区254可以设置在第四栅极结构G4和第六栅极结构G6之间。第四源/漏区254可以穿过例如第四至第六布线图案244、
245和246。第四源/漏区254的底表面254b可以位于衬底100中，例如，第二鳍式图案249中。

[0033] 基于衬底100的上表面100U，第三源/漏区253的底表面253b可以位于高于第四源/漏区254的底表面254b。从第三源/漏区253的上表面到底表面253b的第三深度d3可以小于从第四源/漏区254的上表面到底表面254b的第四深度d4。

[0034] 第三源/漏区253可以在第二十一方向X21上覆盖例如第五布线图案245和第六布线图案246。第三源/漏区253可以在第二十一方向X21上不覆盖第四布线图案244。例如，第三源/漏区253可以接触第五布线图案245和第六布线图案246，且可以不接触第四布线图案244。第四源/漏区254可以在第二十一方向X21上覆盖例如第四布线图案244、第五布线图案
245和第六布线图案246。例如，第四源/漏区254可以接触第四布线图案244、第五布线图案
245和第六布线图案246。

[0035] 应理解本发明构思不限于布线图案的数量，其中第三源/漏区253和第四源/漏区254在第二十一方向X21上覆盖所述布线图案。第三源/漏区253在第二十一方向X21上覆盖的布线图案的数量可以与第四源/漏区254在第二十一方向X21上覆盖的布线图案的数量不同。

[0036] 附图中，第一源/漏区151、第二源/漏区152、第三源/漏区253和第四源/漏区254中的每一个被示出为形成在第一至第五栅电极的上表面121b、122b、123b、224b、225b和226b的下部上方，但本发明构思不限于此。在一些实施例中，第一源/漏区151、第二源/漏区152、第三源/漏区253和第四源/漏区254可以形成为高于可以用作沟道区的第二布线图案142和第五布线图案245。

[0037] 当形成在衬底100的第一区域I中的晶体管是PMOS晶体管时，第一源/漏区151和第二源/漏区152可以包括压应力材料。压应力材料可以是晶格常数大于Si的材料，并且可以是例如SiGe。压应力材料可以向第一源/漏区151和第二源/漏区152施加压应力，以改善沟道区中的载流子的迁移率。当形成在衬底100的第二区域II中的晶体管是NMOS晶体管时，第三源/漏区253和第四源/漏区254可以是与衬底100相同的材料或张应力材料。例如，当衬底100是Si时，第三源/漏区253和第四源/漏区254可以是Si或可以包括晶格常数小于Si的材料(例如，SiC)。

[0038] 根据本发明构思的半导体器件可以通过调整被用作晶体管的沟道区的布线图案的数量而改善电流控制能力。例如，第一晶体管可以包括第二栅极结构G2和第一源/漏区151，并且第二晶体管可以包括第三栅极结构G3和第二源/漏区152。换言之，可以使用设置在第二栅极结构G2的一侧上的第一源/漏区151和设置在其另一侧上的源/漏区，来驱动第一晶体管。此外，可以使用设置在第三栅极结构G3的另一侧上的第二源/漏区152和设置在其一侧上的第二源/漏区，来驱动第二晶体管。在一些实施例中，第一源/漏区151和第二源/漏区152中的每一个在第十一方向X11上覆盖的布线图案的数量可以是不同的。在相同类型的第一晶体管和第二晶体管中，有可能通过调整用作沟道区的布线图案的数量而使第一晶体管的电流量不同于第二晶体管的电流量。对第一晶体管和第二晶体管的描述还可以应用于包括第五栅极结构G5和第三源/漏区253的第三晶体管以及包括第六栅极结构G6和第四源/漏区254的第四晶体管。

[0039] 第一间隔部131可以设置在第一源/漏区151的底表面151b和衬底100的第一区域I之间。第一间隔部131可以围绕第一布线图案141。第一间隔部131可以接触第一栅极结构G1和第二栅极结构G2。第一间隔部131可以包括第一部分131a和第二部分131b。第一间隔部131的第一部分131a可以是在衬底100和第一布线图案141之间的部分。第一间隔部131的第二部分131b可以是在第一布线图案141和第一源/漏区151之间的部分。第一间隔部131的第二部分131b可以包括在第一源/漏区151和第一栅极结构G1之间以及在第一源/漏区151和第二栅极结构G2之间的部分。例如，第一间隔部131的第二部分131b可以限定第一源/漏区
151的底表面151b。另一方面，在第二源/漏区152和衬底100之间可以不布置间隔部。

[0040] 第二间隔部132和第四间隔部134可以是分别设置在第一栅电极121b的第四部分121b4的侧壁上。第二间隔部132可以设置在第一源/漏接触181和第一栅极结构G1之间。第二间隔部132可以设置在第一源/漏接触181和第一栅电极121b的第四部分121b4之间。第二间隔部132可以设置在第一源/漏区151的上部151U和第一栅电极121b的第四部分121b4之间。第二间隔部132可以设置在第二布线图案142上。第四间隔部134可以设置在第二源/漏接触182和第一栅极结构G1之间。第四间隔部134可以夹在第二源/漏区152和第一栅极结构G1之间。例如，第四间隔部134可以夹在第二源/漏区152和第一栅电极121b的第一部分
121b1之间、在第二源/漏区152和第一栅电极121b的第二部分121b2之间、在第二源/漏区
152和第一栅电极121b的第三部分121b3之间以及在第二源/漏区152和第一栅电极121b的第四部分121b4之间。第四间隔部134可以围绕第一布线图案141、第二布线图案142和第三布线图案143中的每一个。

[0041] 第三间隔部133可以设置在第一源/漏区151和第一栅极结构G1之间。例如，第三间隔部133可以夹在第一栅电极121b的第三部分121b3和第一源/漏区151的下部151L之间。此外，第三间隔部133可以设置在第一布线图案141和第二布线图案142之间。例如，第二布线图案142可以夹在第二间隔部132和第三间隔部133之间。例如，第三间隔部133可以在第二布线图案142和第三布线图案143之间接触第一源/漏区151和第一栅极绝缘膜121c。

[0042] 第五间隔部235可以设置在第三源/漏区253的底表面253b和衬底100的第二区域II之间。第五间隔部235可以围绕第四布线图案244。第五间隔部235可以接触例如第四栅极结构G4和第五栅极结构G5。第五间隔部235可以包括第一部分235a和第二部分235b。第五间隔部235的第一部分235a可以是设置在衬底100和第四布线图案244之间的部分。第五间隔部235的第二部分235b可以是设置在第四布线图案244和第三源/漏区253之间的部分。第五间隔部235的第二部分235b可以包括在第三源/漏区253和第四栅极结构G4之间以及在第三源/漏区253和第五栅极结构G5之间的部分。例如，第五间隔部235的第二部分235b可以限定第三源/漏区253的底表面235b。另一方面，在第四源/漏区254和衬底100之间可以不布置间隔部。

[0043] 第六间隔部236和第八间隔部238可以设置在第四栅电极224b的第四部分224b4的两个侧壁上。第六间隔部236可以设置在第三源/漏接触283和第四栅极结构G4之间。第六间隔部236可以设置在第三源/漏接触283和第四栅电极224b的第四部分224b4之间。第六间隔部236可以设置在第三源/漏区253的上部253U和第四栅电极224b的第四部分224b4之间。第六间隔部236可以设置在第五布线图案245上。例如，第六间隔部236也可以设置在第十一间隔部263和第五布线图案245之间。第八间隔部238可以设置在第四源/漏接触284和第四栅极结构G4之间。第八间隔部238可以夹在第四源/漏区254和第四栅极结构G4之间。例如，第八间隔部238可以夹在第四源/漏区254和第四栅电极224b的第一部分224b1之间、在第四源/漏区254和第四栅电极224b的第二部分224b2之间、在第四源/漏区254和第四栅电极224b的第三部分224b3之间以及在第四源/漏区254和第四栅电极224b的第四部分224b4之间。第八间隔部238可以围绕第四布线图案244、第五布线图案245和第六布线图案246中的每一个。

[0044] 第七间隔部237可以设置在第三源/漏区253和第四栅极结构G4之间。例如，第七间隔部237可以夹在第四栅电极224b的第三部分224b3和第三源/漏区253的下部253L之间。此外，第七间隔部237可以设置在第五布线图案245和第六布线图案246之间。例如，第七间隔部237可以在第五布线图案245和第六布线图案246之间接触第三源/漏区253和第四栅极绝缘膜224c中的每一个。

[0045] 在一些实施例中，第一至第八间隔部131、132、133、134、235、236、237和238可以包含相同的材料。例如，第一至第八间隔部131、132、133、134、235、236、237和238可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)中的至少一种及其组合。

[0046] 在本发明构思的一些实施例中，第一间隔部131、第二间隔部132和第四间隔部134可以包括相同的材料。此外，第一间隔部131可以设置在第一源/漏区151的下方。在一些实施例中，第一源/漏区151和第二源/漏区152可以在形成第一至第四间隔部131、132、133和134之后形成的，且第二间隔部132和第四间隔部134可以包含相同的材料。在一些实施例中，第一间隔部131可以设置在第一源/漏区151的下方，这是因为第一源/漏区151是在形成第一间隔部131之后形成的。

[0047] 应理解，如果第一源/漏区151和第二源/漏区152是在形成第一至第四间隔部131、132、133和134之后形成的，则沟道区(例如，第一布线图案141、第二布线图案142和第三布线图案143)可以在形成第一源/漏区151和第二源/漏区152的同时不暴露。还应理解，如果第三源/漏区253和第四源/漏区254是在形成第五至第八间隔部235、236、237和238之后形成的，则沟道区(例如，第四布线图案244、第五布线图案245和第六布线图案246)可以在形成第三源/漏区253和第四源/漏区254的同时不暴露。

[0048] 第九间隔部161可以设置在第二间隔部132和第一源/漏区181之间。第九间隔部161可以设置在第二间隔部132的侧壁上。第九间隔部161可以设置在第一源/漏区151上。第九间隔部161可以包括延伸部161b。第九间隔部161的延伸部161b可以是沿第一源/漏区151的上表面延伸的部分。然而，本发明构思不限于第九间隔部161包括延伸部161b的构造。在一些实施例中，取决于工艺，可以通过例如当形成第一源/漏接触181时移除第九间隔部161的延伸部161b，来省略该延伸部161b。

[0049] 第十间隔部162可以设置在第四间隔部134和第二源/漏接触182之间。第十间隔部162可以设置在第四间隔部134的侧壁上。第十间隔部162可以设置在第二源/漏区152上。第十间隔部162可以包括延伸部162b。第十间隔部162的延伸部162b可以是沿第二源/漏区152的上表面延伸的部分。然而，本发明构思不限于第十间隔部162包括延伸部162b的构造。在一些实施例中，取决于工艺，可以通过例如当形成第二源/漏接触182时移除第十间隔部162的延伸部162b，来省略该延伸部162b。

[0050] 第十一间隔部263可以设置在第六间隔部236和第三源/漏区283之间以及在第三源/漏区253和第六间隔部236之间。第十一间隔部263可以设置在第六间隔部236的侧壁上。第十二间隔部264可以设置在第八间隔部238和第四源/漏接触284之间以及在第四源/漏区
254和第八间隔部238之间。第十二间隔部264可以设置在第八间隔部238的侧壁上。

[0051] 在一些实施例中，第九间隔部至第十二间隔部161、162、263和264可以包括与第一间隔部至第八间隔部131、132、133、134、235、236、237和238的材料相同的材料。在一些实施例中，第九间隔部至第十二间隔部161、162、263和264可以包括介电常数与第一间隔部至第八间隔部131、132、133、134、235、236、237和238的介电常数不同的材料。例如，第一间隔部至第八间隔部131、132、133、134、235、236、237和238还可以包括介电常数小于第九间隔部至第十二间隔部161、162、263和264中所包括的材料的介电常数的材料，因此，可以减小每个栅电极和源/漏区之间的寄生电容。当第一间隔部至第八间隔部131、132、133、134、235、236、237和238包括介电常数小于第九间隔部至第十二间隔部161、162、263和264中所包括的材料的介电常数的材料时，第一间隔部至第八间隔部131、132、133、134、235、236、237和
238可以包括例如低介电常数的电介质材料SiN、SiCN、SiON、SiBN、SiOCN、SiBCN、SiOC中的至少一个及其组合。低介电常数的电介质材料可以是介电常数低于二氧化硅的介电常数的材料。

[0052] 第一层间绝缘膜171可以在第一源/漏区151、第二源/漏区152、第三源/漏区253和第四源/漏区254上围绕第九间隔部至第十二间隔部161、162、263和264的每个侧壁。第二层间绝缘膜172可以布置在第一层间绝缘膜171上，以便覆盖第一栅极结构至第五栅极结构G1、G2、G3、G4和G5以及第二间隔部132、第四间隔部134、第六间隔部236、第八间隔部238和第九间隔部至第十二间隔部161、162、263和264的上表面。第一层间绝缘膜171和第二层间绝缘膜172可以包括例如低介电常数材料、氧化膜、氮化膜和氮氧化膜中的至少一个。

[0053] 第一源/漏接触至第四源/漏接触181、182、283和284中的每一个可以设置在第一源/漏区至第四源/漏区151、152、253和254中的每一个上。第一源/漏接触181可以穿过第一层间绝缘膜171、第二层间绝缘膜172和第九间隔部161，并且可以直接地接触第一源/漏区151。第二源/漏接触182可以穿过第一层间绝缘膜171、第二层间绝缘膜172和第十间隔部
162，并且可以直接地接触第二源/漏区152。第三源/漏区283和第四源/漏区284中的每一个可以穿过第一层间绝缘膜171和第二层间绝缘膜172，并且可以直接地接触第三源/漏区253和第四源/漏区254中的每一个。

[0054] 附图中，第一源/漏接触181、第二源/漏接触182、第三源/漏接触283和第四源/漏接触284被示出为单个膜，但是本发明构思不限于此。在一些实施例中，第一源/漏接触181、第二源/漏接触182、第三源/漏接触283和第四源/漏接触284中的每一个可以包括多个层，所述多个层包括例如阻挡膜。

[0055] 在下文中，将参考图1、图3、图4和图5描述根据本发明构思的一些实施例的半导体器件。为了便于描述，将简化或省略重复的描述。参考图1、图3、图4和图5，在第一布线图案141和第二布线图案142之间，第一源/漏区151可以直接地接触第一栅极结构G1和第二栅极结构G2中的每一个，并且第二源/漏区152可以直接地接触第一栅极结构G1和第三栅极结构G3中的每一个。图5的衬底100的第二区域II的元件可以与图2的衬底100的第二区域II的元件相同或相似。

[0056] 第一源/漏区151可以包括第一侧壁151S1和第二侧壁151S2。第一源/漏区151的第一侧壁151S1可以直接地接触第一栅极结构G1。例如，第一源/漏区151的第一侧壁151S1可以直接地接触第一栅电极121b、第一界面膜121a和第一栅极绝缘膜121c。例如，在第一源/漏区151和第二源/漏区152以及第一栅极结构G1之间，在第二布线图案142和第三布线图案143之间可以不布置间隔部。也就是说，可以不布置参考图2描述的第三间隔部133。在这种情况下，可以平滑地进行用于形成第一源/漏区151的外延工艺。第一源/漏区151的第二侧壁151S2可以直接地接触第二栅极结构G2。例如，第一源/漏区151的第二侧壁151S2可以直接地接触第二栅电极122b、第二界面膜122a和第二栅极绝缘膜122c。例如，在第二布线图案
142和第三布线图案143之间，可以不在第一源/漏区151和第二栅极结构G2之间布置间隔部。

[0057] 第二源/漏区152可以包括第一侧壁152S1和第二侧壁152S2。第二源/漏区152的第一侧壁152S1可以直接地接触第三栅极结构G3。例如，第二源/漏区152的第一侧壁152S1可以直接地接触第三栅电极123b、第三界面膜123a和第三栅极绝缘膜123c。例如，在第一布线图案141和第三布线图案143之间以及在第二布线图案142和第三布线图案143之间，可以不在第二源/漏区152和第三栅极结构G3之间布置间隔部。第二源/漏区152的第二侧壁152S2可以直接地接触第一栅极结构G1。例如，第二源/漏区152的第二侧壁152S2可以直接地接触第一栅电极121b、第一界面膜121a和第一栅极绝缘膜121c。例如，在第一布线图案141和第三布线图案143之间以及在第二布线图案142和第三布线图案143之间，可以不在第二源/漏区152和第一栅极结构G1之间布置间隔部。然而，第三间隔部134可以布置在第一栅电极121b的第四部分121b4和第二源/漏区152之间以及在第一栅电极121b的第四部分121b4和第二源/漏接触182之间。

[0058] 附图中，侧壁151S1、151S2、152S1和152S2中的每一个被示出为曲线，但是本发明构思不限于此。在一些实施例中，取决于工艺，侧壁151S1、151S2、152S1和152S2可以具有多种形状。

[0059] 在下文中，将参考图1、图3、图4和图6描述根据本发明构思的一些实施例的半导体器件。为了便于描述，将简化或省略重复的描述。参考图1、图3、图4和图6，在第四布线图案244和第五布线图案245之间，第三源/漏区253可以直接地接触第四栅极结构G4和第五栅极结构G5中的每一个，并且第四源/漏区254可以直接地接触第四栅极结构G4和第六栅极结构G6中的每一个。图6的衬底100的第一区域I中的元件可以与图2的衬底100的第一区域I中的元件相同或相似。

[0060] 第三源/漏区253可以包括第一侧壁253S1和第二侧壁253S2。第三源/漏区253的第一侧壁253S1可以直接地接触第四栅极结构G4。例如，第三源/漏区253的第一侧壁253S1可以直接地接触第四栅电极224b、第四界面膜224a和第四栅极绝缘膜224c。例如，在第五布线图案245和第六布线图案246之间，可以不在第三源/漏区253和第四栅极结构G4之间设置间隔部。例如，可以不设置参考图2描述的第七间隔部237。第三源/漏区253的第二侧壁253S2可以直接地接触第五栅极结构G5。例如，第三源/漏区253的第二侧壁253S2可以直接地接触第五栅电极225b、第五界面膜225a和第五栅极绝缘膜225c。例如，在第五布线图案245和第六布线图案246之间，可以不在第三源/漏区253和第五栅极结构G5之间设置间隔部。

[0061] 第四源/漏区254可以包括第一侧壁254S1和第二侧壁254S2。第四源/漏区254的第一侧壁254S1可以直接地接触第六栅极结构G6。例如，第四源/漏区254的第一侧壁254S1可以直接地接触第六栅电极226b、第六界面膜226a和第六栅极绝缘膜226c。例如，在第四布线图案244和第六布线图案246之间以及在第五布线图案245和第六布线图案246之间，可以不在第四源/漏区254和第六栅极结构G6之间设置间隔部。第四源/漏区254的第二侧壁254S2可以直接地接触第四栅极结构G4。例如，第四源/漏区254的第二侧壁254S2可以直接地接触第四栅电极224b、第四界面膜224a和第四栅极绝缘膜224c。例如，在第四布线图案244和第六布线图案246之间以及在第五布线图案245和第六布线图案246之间，可以不在第四源/漏区254和第四栅极结构G4之间设置间隔部。然而，第八间隔部238可以设置在第四栅电极224b的第四部分224b4和第四源/漏区254之间以及在第四栅电极224b的第四部分224b4和第四源/漏接触284之间。

[0062] 在下文中，将参考图1、图3、图4和图7描述根据本发明构思的一些实施例的半导体器件。为了便于描述，将简化或省略重复的描述。参考图1、图3、图4和图7，在第一布线图案141和第二布线图案142之间，第一源/漏区151可以直接地接触第一栅极结构G1和第二栅极结构G2中的每一个，并且第二源/漏区152可以直接地接触第一栅极结构G1和第三栅极结构G3中的每一个。在第四布线图案244和第五布线图案245之间，第三源/漏区253可以直接地接触第四栅极结构G4和第五栅极结构G5中的每一个，并且第四源/漏区254可以直接地接触第四栅极结构G4和第六栅极结构G6中的每一个。

[0063] 图7的衬底100的第一区域I中的元件可以与图5的衬底100的第一区域I中的元件相同或相似。图7的衬底100的第二区域II中的元件可以与图6的衬底100的第二区域II中的元件相同或相似。

[0064] 在下文中，将参考图8至图17描述根据本发明构思的一些实施例的用于制造半导体器件的方法。为了便于描述，将简化或省略重复的描述。参考图8，第一牺牲膜301、第一布线图案141、第二牺牲膜302、第三布线图案143、第三牺牲膜303和第二布线图案142可以依次堆叠在衬底100的第一区域I上。第四牺牲膜404、第四布线图案244、第五牺牲膜405、第六布线图案246、第六牺牲膜406和第五布线图案245可以依次堆叠在衬底100的第二区域II上。第一虚设栅电极311a、第二虚设栅电极311b和第三虚设栅电极311c可以在第二布线图案142上设置为彼此间隔开。第一硬掩模312a、第二硬掩模312b和第三硬掩模312c中的每一个可以设置在第一虚设栅电极311a、第二虚设栅电极311b和第三虚设栅电极311c中的每一个上。第四虚设栅电极411a、第五虚设栅电极411b和第六虚设栅电极411c可以在第五布线图案245上设置为彼此间隔开。第四硬掩模412a、第五硬掩模412b和第六硬掩模412c可以设置在第四虚设栅电极411a、第五虚设栅电极411b和第六虚设栅电极411c中的每一个上。第一牺牲膜至第六牺牲膜301、302、303、404、405和406可以包括例如硅锗(SiGe)，但本发明构思不限于此。例如，第一牺牲膜至第六牺牲膜301、302、303、404、405和406可以包括相对于第一布线图案至第六布线图案141、142、143、244、245和246具有刻蚀选择性的材料。

[0065] 参考图9，可以在衬底100的第一区域I中移除第一牺牲膜301、第二牺牲膜302和第三牺牲膜303中的一些部分，以形成第一凹陷r1。第一凹陷r1可以是通过选择性地移除第一牺牲膜至第三牺牲膜301、302和303的部分而形成的。第一凹陷r1可以是通过移除第一牺牲膜至第三牺牲膜301、302和303中的沿第十三方向X13没有覆盖第一虚设栅电极至第三虚设栅电极311a、311b和311c以及第一至第三硬掩模312a、312b和312c的部分而形成的。第二凹陷r2可以是通过移除衬底100的第二区域II中的第四牺牲膜404、第五牺牲膜405和第六牺牲膜406的一些部分而形成的。第二凹陷r2可以是通过选择性地移除第四牺牲膜至第六牺牲膜404、405和406的部分而形成的。第二凹陷r2可以是通过移除第四牺牲膜至第六牺牲膜404、405和406中的沿第二十三方向X23没有覆盖第四虚设栅电极至第六虚设栅电极411a、
411b和411c以及第四至第六硬掩模412a、412b和412c的部分而形成的。

[0066] 参考图10，第一间隔部材料130可以填充第一凹陷r1。应理解“元件A填充元件B”(或类似语言)表示元件A部分地填充或完全地填充元件B。第一间隔部材料130也可以形成在第二布线图案142上。第一间隔部材料130可以形成在第一虚设栅电极至第三虚设栅电极311a、311b和311c中的每一个的侧壁上。第一间隔部材料130可以形成在第一硬掩模至第三硬掩模312a、312b和312c中每一个的上表面和侧壁上。第一间隔部材料130可以包括第一部分至第六部分130a、130b、130c、130d、130e和130f。第一间隔部材料130的第一部分130a可以是形成在第一虚设栅电极311a的一个侧壁和第一硬掩模312a的一个侧壁上的部分。第一间隔部材料130的第二部分130b可以是形成在第三虚设栅电极311c的另一侧壁和第三硬掩模312c的另一侧壁上的部分。第一间隔部材料130的第三部分130c可以是在第一部分130a和第二部分130b之间沿着第二布线图案142的上表面延伸的部分。第一间隔部材料130的第四部分130d可以是形成在第一虚设栅电极311a的另一侧壁和第一硬掩模312a的另一侧壁上的部分。第一间隔部材料130的第五部分130e可以是形成在第二虚设栅电极311b的一个侧壁和第二硬掩模312b的一个侧壁上的部分。第一间隔部材料130的第六部分130f可以是在第四部分130d和第五部分130e之间沿着第二布线图案142的上表面延伸的部分。

[0067] 第二间隔部材料230可以填充第二凹陷r2。第二间隔部材料230可以形成在第五布线图案245上。第二间隔部材料230可以形成在第四虚设栅电极至第六虚设栅电极411a、411b和411c中的每一个的侧壁上。第二间隔部材料230可以形成在第四硬掩模至第六硬掩模412a、412b和412c中的每一个的上表面和侧壁上。

[0068] 第二间隔部材料230可以包括第一部分至第六部分230a、230b、230c、230d、230e和230f。第二间隔部材料230的第一部分230a可以是形成在第四虚设栅电极411a的一个侧壁和第四硬掩模412a的一个侧壁上的部分。第二间隔部材料230的第二部分230b可以是形成在第六虚设栅电极411c的另一侧壁和第六硬掩模412c的另一侧壁上的部分。第二间隔部材料230的第三部分230c可以是在第一部分230a和第二部分230b之间沿着第五布线图案245的上表面延伸的部分。第二间隔部材料230的第四部分230d可以是形成在第四虚设栅电极
411a的另一侧壁和第四硬掩模412a的另一侧壁上的部分。第二间隔部材料230的第五部分
230e可以是形成在第五虚设栅电极411b的一个侧壁和第五硬掩模412b的一个侧壁上的部分。第二间隔部材料230的第六部分230f可以是在第四部分230d和第五部分230e之间沿着第五布线图案245的上表面延伸的部分。

[0069] 在一些实施例中，第一间隔部材料130和第二间隔部材料230可以包括与参考图2所述的第一间隔部至第八间隔部131、132、133、134、235、236、237和238所包括的材料相同的材料。

[0070] 参考图11，第一沟槽T1可以形成在衬底100的第一区域I中。在第一沟槽T1的形成期间，第一虚设栅电极311a的一部分、第一硬掩模312a的一部分、第一间隔部材料130的第四部分130d、第一间隔部材料130的第五部分130e、第一间隔部材料130的第六部分130f、第二虚设栅电极311b和第二硬掩模312b可以被第一掩模M1覆盖。此外，在第一沟槽T1的形成期间，衬底100的第二区域II可以被第二掩模M2覆盖。

[0071] 第一沟槽T1可以形成在第一虚设栅电极311a和第三虚设栅电极311c之间。第一沟槽T1可以是通过移除第一布线图案至第三布线图案141、142和143、第二布线图案142和第三布线图案143之间的第一间隔部材料130、第一布线图案141和第三布线图案143之间的第一间隔部材料130以及第一布线图案141和衬底100之间的第一间隔部材料130的部分而形成的，其中第一间隔部材料130的第三部分130c在第十三方向X13上覆盖上述部分。第一沟槽T1的侧壁可以由第一布线图案至第三布线图案141、142和143和第四间隔部134限定。第一沟槽T1的底表面T1b可以由衬底100限定。由第一间隔部材料130的第一部分130a在第十三方向X13上覆盖的第一间隔部材料130的部分可以暴露于第一沟槽T1，以形成第四间隔部134。

[0072] 参考图12，第二沟槽T2可以形成在衬底100的第一区域I中。在形成第一沟槽T1之后，第一掩模M1可以被移除。在第二沟槽T2的形成期间，第一虚设栅电极311a的一部分、第一硬掩模312a的一部分、第一间隔部材料130的第一部分130a、第一间隔部材料130的第二部分130b、第三虚设栅电极311c和第三硬掩模312c可以被第三掩模M3覆盖。第三掩模M3可以填充第一沟槽T1。

[0073] 第二沟槽T2可以形成在第一虚设栅电极311a和第二虚设栅电极311b之间。第二沟槽T2可以是通过移除第二布线图案142和第三布线图案143、第二布线图案142和第三布线图案143之间的第一间隔部材料130以及第一布线图案142和第三布线图案143之间的第一间隔部材料130的一些部分而形成的，其中第一间隔部材料130的第六部分130f在第十三方向X13上覆盖上述部分。第二沟槽T2的侧壁的至少一部分可以由第二布线图案142和第三布线图案143和第三间隔部133限定。第二沟槽T2的底表面T2b可以由第一间隔部131的第二部分131b限定。

[0074] 由第一间隔部材料130的第四部分130d在第十三方向X13上覆盖的第一间隔部材料130可以暴露于第二沟槽T2，以形成第三间隔部133。第一间隔部131的第一部分131a和第二部分131b可以通过第二沟槽T2形成。

[0075] 参考图13，第二掩模M2和第三掩模M3可以被移除。第一源/漏区151和第二源/漏区152可以分别形成在第二沟槽T2和第一沟槽T1中。

[0076] 在形成第一源/漏区151和第二源/漏区152之后，第三间隔部材料160可以覆盖衬底100的第一区域I。第四间隔部材料260可以覆盖衬底100的第二区域II。例如，第四间隔部材料260可以形成在第二间隔部材料230上。第四间隔部材料260可以包括第一部分至第六部分260a、260b、260c、260d、260e和260f。第四间隔部材料260的第一部分260a可以是形成在第四虚设栅电极411a的一个侧壁和第四硬掩模412a的一个侧壁上的部分。第四间隔部材料260的第二部分260b可以是形成在第六虚设栅电极411c的另一侧壁和第六硬掩模412c的另一侧壁上的部分。第四间隔部材料260的第三部分260c可以是在第一部分260a和第二部分260b之间沿着第五布线图案245的上表面延伸的部分。第四间隔部材料260的第四部分260d可以是形成在第四虚设栅电极411a的另一侧壁和第四硬掩模412a的另一侧壁上的部分。第四间隔部材料260的第五部分260e可以是形成在第五虚设栅电极411b的一个侧壁和第五硬掩模412b的一个侧壁上的部分。第四间隔部材料260的第六部分260f可以是在第四部分260d和第五部分260e之间沿着第五布线图案245的上表面延伸的部分。在一些实施例中，第三间隔部材料160和第四间隔部材料260可以包括与参考图2所述的第九间隔部至第十二间隔部161、162、263和264中所包括的材料相同的材料。

[0077] 参考图14，第三沟槽T3可以形成在衬底100的第二区域II中。在第三沟槽T3的形成期间，第四虚设栅电极411a的一部分、第四硬掩模412a的一部分、第四间隔部材料260的第四部分260d、第四间隔部材料260的第五部分260e、第四间隔部材料260的第六部分260f、第五虚设栅电极411b和第五硬掩模412b可以被第五掩模M5覆盖。此外，在第三沟槽T3的形成期间，衬底100的第一区域I可以被第四掩模M4覆盖。

[0078] 第三沟槽T3可以形成在第四虚设栅电极411a和第六虚设栅电极411c之间。第三沟槽T3可以是通过移除第四布线图案244、第五布线图案245和第六布线图案246、第四布线图案244和第六布线图案246之间的第四间隔部材料260、第五布线图案245和第六布线图案246之间的第四间隔部材料260以及第四布线图案244和衬底100之间的第四间隔部材料260的部分而形成的，其中第四间隔部材料260的第三部分260c在第二十三方向X23上覆盖上述部分。第三沟槽T3的侧壁可以由第四布线图案至第六布线图案244、245和246和第八间隔部
238限定。第三沟槽T3的底表面T3b可以由衬底100限定。由第四间隔部材料260的第一部分
260a在第二十三方向X23上覆盖的第四间隔部材料260可以暴露于第三沟槽T3，以形成第八间隔部238。

[0079] 参考图15，第四沟槽T4可以形成在衬底100的第二区域II中。在形成第三沟槽T3之后，第五掩模M5可以被移除。在第四沟槽T4的形成期间，第四虚设栅电极411a的一部分、第四硬掩模412a的一部分、第四间隔部材料260的第一部分260a、第四间隔部材料260的第二部分260b、第六虚设栅电极411c和第六硬掩模412c可以被第六掩模M6覆盖。第六掩模M6可以填充第三沟槽T3。

[0080] 第四沟槽T4可以形成在第四虚设栅电极411a和第五虚设栅电极411b之间。第四沟槽T4可以是通过移除第五布线图案245和第六布线图案246、第五布线图案245和第六布线图案246之间的第四间隔部材料260以及第二间隔部材料230的第六部分230f的一些部分而形成的，其中第四间隔部材料260的第六部分260f在第二十三方向X23上覆盖上述部分。第四沟槽T4的侧壁的至少一部分可以由第五布线图案245和第六布线图案246和第七间隔部237限定。第四沟槽T4的底表面T4b可以由第五间隔部235的第二部分235b限定。由第四间隔部材料260的第四部分260d在第二十三方向X23上覆盖的第四间隔部材料260可以暴露于第四沟槽T4，以形成第七间隔部237。第五间隔部235的第一部分235a和第二部分235b可以由第四沟槽T4形成。

[0081] 参考图16，第四掩模M4和第六掩模M6可以被移除。第三源/漏区253和第四源/漏区254可以分别形成在第四沟槽T4和第三沟槽T3中。

[0082] 参考图17，第一硬掩模至第六硬掩模312a、312b、312c、412a、412b和412c可以通过例如平坦化工艺移除。此时，形成在第一硬掩模至第六硬掩模312a、312b、312c、412a、412b和412c中的每一个的上表面和侧壁上的第一间隔部材料至第四间隔部材料130、230、160和260也可以被移除。此外，移除第一硬掩模至第六硬掩模312a、312b、312c、412a、412b和
412c，并且可以移除暴露的第一虚设栅电极至第六虚设栅电极311a、311b、311c、411a、411b和411c。第一栅极凹陷gr1和第二栅极凹陷gr2可以是通过移除其余的第一牺牲膜至第六牺牲膜301、302、303、404、405和406而形成的。

[0083] 随着移除第一硬掩模至第三硬掩模312a、312b和312c以及第一虚设栅电极至第三虚设栅电极311a、311b和311c，可以限定第二布线图案142上的第二间隔部132和第四间隔部134、第一源/漏区151上的第九间隔部161以及第二源/漏区152上的第十间隔部162。随着移除第四硬掩模至第六硬掩模412a、412b和412c以及第四虚设栅电极至第六虚设栅电极411a、411b和411c，可以限定第五布线图案245上的第六间隔部236和第八间隔部238，第三源/漏区253上的第十一间隔部263以及第四源/漏区254上的第十二间隔部264。第一栅极结构至第三栅极结构G1、G2和G3可以形成在第一栅极凹陷gr1中，并且第四栅极结构至第六栅极结构G4、G5和G6可以形成在第二栅极凹陷gr2中。

[0084] 通过根据需要使用第一沟槽至第四沟槽T1、T2、T3和T4或使用第一栅极凹陷gr1和第二栅极凹陷gr2来移除第一间隔部材料130和第二间隔部材料230，可以形成在图5的衬底100的第一区域I中形成的半导体器件以及在图6的衬底100的第二区域II中形成的半导体器件。

[0085] 以上公开的主题应被视为示例性的而非限制性的，并且所附权利要求意在覆盖落入本发明构思的真实精神和范围之内的所有这种修改、增强和其他实施例。因此，在法律允许的最大范围内，范围应由所附权利要求及其等同物的可能的最宽解释来确定，并且不应受限于之前的详细描述。

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