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一种具有自对准反馈栅的晶体管及其制备方法

阅读：89发布：2024-01-06

专利汇可以提供一种具有自对准反馈栅的晶体管及其制备方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种具有自对准反馈栅结构的薄膜晶体管及制备方法。该方法通过在常规栅结构后进行赝侧墙层制备，用赝侧墙层作为自对准掩膜来实现对反馈栅介质层和反馈栅金属层的图形化，最后清洗掉赝侧墙层，并进行源漏金属电极的制备，源漏电极和反馈栅金属电极物理相连接和电学相连接。上述过程形成具有反馈栅结构的薄膜晶体管。本发明的方法提供了更精确尺寸的自对准反馈栅工艺，同时实现了漏端金属电极和反馈栅金属电极的材料、主栅介质和反馈栅介质的厚度和种类的灵活调整。，下面是一种具有自对准反馈栅的晶体管及其制备方法专利的具体信息内容。

权利要求

1.一种具有反馈栅结构的薄膜晶体管，具有一衬底(101)，在所述衬底(101)上具有半导体层(102)及其上的一栅结构，所述栅结构由位于下部的栅介质层(103)、在所述栅介质层(103)上两侧的侧墙(105)及其位于侧墙(105)之间的栅极(104)和顶部氧化硅层(106)组成，其特征在于：
在所述栅结构的侧墙(105)下部以及半导体层(102)上覆盖有一层反馈栅介质层
(107)，该反馈栅介质层位于栅结构两侧，其露出栅结构顶部氧化硅层(106)以及侧墙(105)上部，并在该半导体层(102)与所属栅结构的结合处沿半导体层(102)表面分别向外侧延伸一定宽度的水平延伸部；
在所述反馈栅介质层(107)上具有一反馈栅金属层(108)，该反馈金属层(108)位于所述水平延伸部上；在所述反馈栅金属层(108)上和裸露的半导体层(102)上覆盖有一层源漏金属接触层(110)，分别构成该薄膜晶体管的源极和漏极。
2.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述衬底(101)可以选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。
3.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述半导体层(102)选自碳纳米管薄膜、绝缘层上硅(SOI)，应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷，半导体层(102)优选为具有90％-99.99％半导体比例的碳纳米管薄膜，进一步优选为生长的碳纳米管阵列和碳纳米管网络状薄膜，碳管自组装薄膜，以及彼此任两者组合的复合层。
4.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述反馈栅介质层(107)选自氧化硅、氧化铪、氧化锆、氧化铝、氮化硅、氧化钇、氧化镧、氧化钛等常用绝缘栅介质层。
5.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述反馈栅金属层(108)选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。
6.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述水平延伸部的宽度由制备过程中的赝侧墙的厚度所决定，厚度优选为5～30纳米。
7.如权利要求1所述的具有反馈栅结构的薄膜晶体管，其特征在于，所述源漏金属接触层(110)选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。
8.一种如权利要求1-7中所述具有自对准反馈栅结构的薄膜晶体管制备方法，其特征在于：
S1：在衬底(101)上沉积一层半导体层(102)，并在半导体层(102)上形成一栅结构，所述栅结构包括栅介质层(103)以及在其上的侧墙(105)，在侧墙之间形成有栅极(104)和顶部氧化硅层(106)；
S2：在所述栅结构上依次沉积一层反馈栅介质层(107)和反馈栅金属层(108)，覆盖半导体层(102)以及上述栅结构；
S3：采用PECVD在所述反馈栅金属层(108)上继续沉积一层介质层(109)，所述介质层(109)的厚度为反馈栅的物理栅长，然后通过回蚀刻介质层(109)在侧墙上形成膺侧墙(109’)；
S4：以膺侧墙(109’)为掩膜刻蚀掉半导体层和栅结构上裸露的所述反馈栅金属层(108)和所述反馈栅介质层(107)，然后采用湿法腐蚀去除膺侧墙(109’)；
S5：在步骤S4获得的结构上继续沉积一源漏金属接触层(110)，并进一步在其上形成一层介质层(111)，然后以栅结构顶部的所述源漏金属接触层(110)为停止层对所述介质层进行平坦化，然后继续回刻该介质层(111)直至保留一定量，即要求位于侧墙两边的源漏金属接触层上方应剩余5～20纳米厚的该介质层(111)；
S6:光刻出所述薄膜晶体管的整体尺寸，保留主栅和源漏，而刻蚀掉除主栅和源漏的其他区域的所述介质层(111)；以所述介质层(111)为掩膜分别刻蚀掉侧墙外壁和栅顶部的裸露的所述源漏金属接触层(110)、刻蚀掉晶体管以外区域的源漏金属接触层(110)和半导体层(102)、所述反馈栅金属层(108)和反馈栅介质层(107)。
9.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述栅极(104)可以为前栅工艺中所涉及的多晶硅或金属，以及，所述栅极(104)可以为后栅工艺中所涉及的非晶硅假栅或多晶硅假栅。
10.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述衬底(101)可以选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。
11.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述半导体层(102)选自碳纳米管薄膜、绝缘层上硅(SOI)，应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷。
12.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，半导体层(102)为具有90％-99.99％半导体比例的碳纳米管薄膜，优选为生长的碳纳米管阵列和碳纳米管网络状薄膜，碳管自组装薄膜，以及彼此任两者组合的复合层。
13.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述反馈栅介质层(107)选自氧化硅、氧化铪、氧化锆、氧化铝、氮化硅、氧化钇、氧化镧、氧化钛等常用绝缘栅介质层。
14.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述反馈栅金属层(108)选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。
15.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，步骤S3中的介质层(109)选自PECVD或者LPCVD生长的氧化硅或者氮化硅、ALD的氧化铝、氧化硅、氧化铪、氧化锆。
16.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，步骤S5中的介质层(111)选自氧化硅、氮化硅、含碳含氟的低介电常数介质、回流介质、旋涂介质SOD、旋涂玻璃SOG，聚酰亚胺，PMMA，光刻胶。
17.如权利要求8所述的一种自对准反馈栅结构制备方法，其特征在于，所述源漏金属接触层(108)选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

说明书全文

一种具有自对准反馈栅的晶体管及其制备方法

技术领域

[0001] 本发明涉及一种半导体薄膜晶体管及制备方法，特别涉及一种具有自对准反馈栅的晶体管及其制备方法。

背景技术

[0002] 随着半导体技术向下持续微缩到3nm以下技术节点，硅基集成电路极有可能会达到硅材料以及物理量子力学的极限。电子学的继续发展，迫切需要寻找新的更有潜力和优势的材料来代替硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有超高的载流子迁移率和平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(CNTs)电子学被认为是最有可能取代硅基CMOS器件、延续摩尔定律的未来信息技术之一。

[0003] 对于低维材料像碳纳米管、黑磷等其晶体管的制备过程无离子注入和掺杂，因此无法实现硅基晶体管的轻掺杂源漏(LDD)，目前对于这种无掺杂MOS的结构，均存在漏端电场过于集中和过强导致沟道偏漏端附近存在的肖特基势垒过薄，导致肖特基隧穿严重。针对该问题已有解决的方案是反馈栅结构，通过给沟道偏漏端附近连接一个反馈栅，反馈栅与漏端金属电极电学相连接，从而使得在漏端钳位一个不随漏偏电压改变的矩形势垒，从而极大抑制了肖特基隧穿，抑制了关态泄露电流，提高了开关比。

[0004] 目前已有的半自对准反馈栅工艺仍然存在许多不足，例如反馈栅长度仍是由光刻工艺中的套刻精度决定，其工艺的偏差过大将直接限制晶体管的性能和阈值，同时已有的自对准反馈栅结构的漏端接触金属电极和反馈栅金属电极为相同的材料，不能灵活的调控反馈栅金属的功函数和漏端接触材料的功函数，此外，已有自对准反馈栅结构的主栅介质层和反馈栅介质层为一步工艺过程所形成，也无法灵活调节主栅介质和反馈栅介质的厚度和种类，从而界面和阈值也很难调节。

[0005] 因此，当前需要开发更精确尺寸的自对准反馈栅工艺，同时能够实现漏端接触金属电极和反馈栅金属电极的材料、主栅介质和反馈栅介质的厚度和种类的灵活调整。

发明内容

[0006] 本发明目的提供一种具有自对准反馈栅的晶体管及其制备方法。

[0007] 一种具有反馈栅结构的薄膜晶体管，具有一衬底，在所述衬底上具有半导体层及其上的一栅结构，所述栅结构由位于下部的栅介质层、在所述栅介质层上两侧的侧墙及其位于侧墙之间的栅极和顶部氧化硅层组成，具体包括如下内容：

[0008] 在所述栅结构的侧墙下部以及半导体层上覆盖有一层反馈栅介质层，该反馈栅介质层位于栅结构两侧，其露出栅结构顶部氧化硅层以及侧墙上部，并在该半导体层与所述栅结构的结合处沿半导体层表面分别向外侧延伸一定宽度的水平延伸部；

[0009] 在所述反馈栅介质层上具有一反馈栅金属层，该反馈金属层位于所述水平延伸部上；在所述反馈栅金属层上和裸露的半导体层上覆盖有一层源漏金属接触层，分别构成该薄膜晶体管的源极和漏极。

[0010] 优选地，衬底可以选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。

[0011] 优选地，所述半导体层选自碳纳米管薄膜、绝缘层上硅(SOI)，应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷，半导体层优选为具有90％-99.99％半导体比例的碳纳米管薄膜，进一步优选为生长的碳纳米管阵列和碳纳米管网络状薄膜，碳管自组装薄膜，以及彼此任两者组合的复合层。

[0012] 优选地，所述反馈栅介质层选自氧化硅、氧化铪、氧化锆、氧化铝、氮化硅、氧化钇、氧化镧、氧化钛等常用绝缘栅介质层。

[0013] 优选地，所述反馈栅金属层选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

[0014] 优选地，所述水平延伸部的宽度由制备过程中的赝侧墙的厚度所决定，厚度优选为5～30纳米。

[0015] 优选地，所述源漏金属接触层选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

[0016] 本发明的另一方面提供了一种具有自对准反馈栅结构的薄膜晶体管制备方法，具体包括以下步骤：

[0017] S1：在衬底上沉积一层半导体层，并在半导体层上形成一栅结构，所述栅结构包括栅介质层以及在其上的侧墙，在侧墙之间形成有栅极和顶部氧化硅层；

[0018] S2：在所述栅结构上依次沉积一层反馈栅介质层和反馈栅金属层，覆盖半导体层以及上述栅结构；

[0019] S3：采用PECVD在所述反馈栅金属层上继续沉积一层介质层，所述介质层的厚度为反馈栅的物理栅长，然后通过回蚀刻介质层在侧墙上形成膺侧墙；

[0020] S4：以膺侧墙为掩膜刻蚀掉裸露的所述反馈栅金属层和所述反馈栅介质层，然后采用湿法腐蚀去除膺侧墙；

[0021] S5：在步骤S4获得的结构上继续沉积一源漏金属接触层，并进一步在其上形成一层介质层，然后以栅结构顶部的所述源漏金属接触层为停止层对所述介质层进行平坦化，然后继续回刻该介质层直至保留一定量，即要求位于侧墙两边的源漏金属接触层上方应剩余5～20纳米厚的该介质层；

[0022] S6：光刻出所述薄膜晶体管的整体尺寸，保留主栅和源漏，而刻蚀掉除主栅和源漏的其他区域的所述介质层；以所述介质层为掩膜分别刻蚀掉侧墙外壁和栅顶部的裸露的所述源漏金属接触层、刻蚀掉晶体管以外区域的裸露的源漏金属接触层和半导体层、刻蚀掉侧墙外壁和栅顶部的所述反馈栅金属层和反馈栅介质层。

[0023] 优选地，所述栅极可以为多晶硅或金属。

[0024] 优选地，所述栅极可以为前栅工艺中所涉及的多晶硅或金属，以及，所述栅极可以为后栅工艺中所涉及的非晶硅假栅或多晶硅假栅。

[0025] 优选地，所述衬底可以选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。

[0026] 优选地，所述半导体层选自碳纳米管薄膜、绝缘层上硅(SOI)，应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷，半导体层优选为具有90％-99.99％半导体比例的碳纳米管薄膜，进一步优选为生长的碳纳米管阵列和碳纳米管网络状薄膜，碳管自组装薄膜，以及彼此任两者组合的复合层。

[0027] 优选地，所述反馈栅介质层选自氧化硅、氧化铪、氧化锆、氧化铝、氮化硅、氧化钇、氧化镧、氧化钛等常用绝缘栅介质层。

[0028] 优选地，所述反馈栅金属层(108)选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

[0029] 优选地，步骤S3中的介质层选自PECVD的氧化硅或者氮化硅、ALD的氧化铝、氧化硅、氧化铪、氧化锆。

[0030] 优选地，步骤S5中的介质层选自氧化硅、氮化硅、含碳含氟的低介电常数介质、回流介质、旋涂介质SOD、旋涂玻璃SOG，聚酰亚胺，PMMA，光刻胶。

[0031] 优选地，所述源漏金属接触层选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

[0032] 该方法通过在常规栅结构后进行赝侧墙层制备，用赝侧墙层作为自对准掩膜来实现对反馈栅介质层和反馈栅金属层的图形化，最后清洗掉赝侧墙层，并进行源漏金属电极的制备，源漏电极和反馈栅金属电极物理相连接和电学相连接，从而提供了更精确尺寸的自对准反馈栅工艺，同时实现了漏端金属电极和反馈栅金属电极的材料、主栅介质和反馈栅介质的厚度和种类的灵活调整。附图说明

[0033] 通过以下参照附图对本发明实施例进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0034] 图1示出了本发明所保护的反馈栅薄膜晶体管结构图。

[0035] 图2示出了本发明自对准反馈栅薄膜晶体管器件工艺的流程图；

[0036] 图3示出了在衬底上形成主栅和侧墙结构；

[0037] 图4示出了沉积反馈栅介质层和反馈栅金属层；

[0038] 图5示出了沉积介质层；

[0039] 图6示出了回刻介质层形成膺侧墙；

[0040] 图7示出了以膺侧墙为掩膜层蚀刻裸露反馈栅金属层；

[0041] 图8示出了以膺侧墙为掩膜层蚀刻裸露反馈栅介质层；

[0042] 图9示出了湿法腐蚀掉膺侧墙；

[0043] 图10示出了沉积源漏接触金属接触层；

[0044] 图11示出了沉积介质层，或者旋涂并固化介质层；

[0045] 图12示出了CMP平坦化介质层；

[0046] 图13示出了回刻介质层至位于侧墙两边的源漏金属接触层上方；

[0047] 图14示出了光刻并刻蚀过程定义整个晶体管尺寸形成源漏接触区；

[0048] 图15示出了去除光刻胶；

[0049] 图16示出了以介质层为掩膜蚀刻掉裸露的源漏接触金属层和晶体管区域外的半导体层；

[0050] 图17示出了以介质层为掩膜蚀刻掉裸露的反馈栅金属层和反馈栅介质层；

具体实施方式

[0051] 下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

[0052] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

[0053] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

[0054] 本发明中的自对准反馈栅结构如图1所示，其包括衬底101，在衬底101上具有半导体层102，在半导体层102上具有一栅结构，该栅结构由位于下部的栅介质层103、在栅介质层103上具有侧墙105，栅极104和顶部氧化硅层106位于侧墙105之间。

[0055] 在所述栅结构的侧墙105下部以及半导体层102上覆盖有一层反馈栅介质层107，该反馈栅介质层位于栅结构两侧，其露出栅结构顶部氧化硅层106以及侧墙105上部，并在该半导体层102与所属栅结构的结合处沿半导体层102表面分别向外侧延伸一定宽度的水平延伸部，该水平延伸部的宽度由制备过程中的赝侧墙的厚度所决定，厚度优选为5～30纳米。反馈栅介质层107可选自氧化硅、氧化铪、氧化锆、氧化铝、氮化硅、氧化钇、氧化镧、氧化钛等常用绝缘栅介质层。

[0056] 在所述反馈栅介质层107上具有一反馈栅金属层(108)，该反馈金属层108位于所述水平延伸部上；在所述反馈栅金属层108上和裸露的半导体层102上覆盖有一层源漏金属接触层110，分别构成该薄膜晶体管的源极和漏极。反馈栅金属层108选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。其中源漏金属接触层110选自TiN、TaN、Al、Cu、Co、Mo、W、Pd、Pt、Sc、Y、Er等金属或者上述金属的不同类的叠层组合。

[0057] 在所述源漏金属接触层110上还覆盖有一层绝缘介质层111，该介质层位于侧墙两侧，露出部分侧墙105和栅顶部氧化硅层106。

[0058] 下面根据图2-17对本发明中对上述自对准反馈栅结构的制备方法进行详细描述。

[0059] 按照步骤S1，如图3所示，在衬底101上沉积一层半导体层102，并在半导体层102上制备形成常规的栅结构，该栅结构包括栅介质层103以及在其上的侧墙105和位于侧墙其中的栅极104和顶部氧化硅层106，栅极104可以为前栅工艺中所涉及的非晶硅、多晶硅或金属。在后栅工艺中，该栅极104为非晶硅假栅或多晶硅假栅。

[0060] 衬底101可以是氧化硅、石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，本实施例中以石英基底作为衬底。

[0061] 半导体层102可以为碳纳米管薄膜、应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷等。碳纳米管薄膜可以为具有90％-99.99％半导体比例的碳纳米管薄膜，可以是生长的碳纳米管阵列和碳纳米管网络状(Network)薄膜，碳管自组装薄膜，以及彼此任两者组合的复合层，本实施例中为碳纳米管薄膜。

[0062] 栅介质层103材料可以为氧化硅，氧化铪，氧化锆，氧化钇，氧化钽，氧化镧或氧化镧铝，氮化硅等硬质材料，或者环氧树脂，PMMA等有机高分子绝缘层，厚度范围为2～100nm，本实施例中采用厚度为5nm的氧化铪。

[0063] 栅极104的材料可以TiN、TaN、Pd、Pt、Ti、Cu、Al、Mo、W、Sc、Y、Er等各种金属，导电金属硅化物、掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为10～100nm。本实施例中主栅电极选择厚度为50nm的Pd。

[0064] 进一步根据步骤S2，如图4所示，在上述栅结构上利用原子层沉积一层反馈栅介质层107和利用磁控溅射沉积反馈栅金属层108。反馈栅介质层107的材料可选自氧化硅，氧化铪，氧化锆，氧化铝，氮化硅，氧化钇，氧化镧，氧化钛等，本实施例中采用氧化铪。反馈栅金属层108的可以是TiN、TaN、Pd、Pt、Ti、Cu、Al、Mo、W、Sc、Y、Er等各种金属，导电金属硅化物、掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为10～100nm。在本实施例中采用20纳米厚的Mo层。

[0065] 进一步根据步骤S3，然后如图5所示，采用PECVD在反馈栅金属层108上继续沉积一层介质层109，该介质层109的厚度为反馈栅的物理栅长，介质层109可以为采用PECVD工艺沉积的氧化硅或者氮化硅或采用ALD工艺沉积的氧化铝，氧化硅，氧化铪，氧化锆等，本实施例中采用PECVD工艺沉积的氧化硅。通过能够停止在反馈栅金属层上的干法回蚀刻工艺对介质层109进行回蚀刻，在侧墙上的反馈栅金属层108上上形成陡直度在80～90度的膺侧墙109’，如图6所示。

[0066] 进一步根据步骤S4，在膺侧墙109’形成之后，以此为掩膜刻蚀掉裸露的反馈栅金属层108和反馈栅介质层107，从而暴露出两侧的半导体层以及栅顶部氧化层106，然后采用湿法腐蚀去除膺侧墙109’，分别如图7-图9所示。

[0067] 进一步地根据步骤S5，如图10所示，在上述步骤获得的结构上沉积源漏金属接触层110，覆盖整个栅结构和两侧的半导体层。源漏金属接触层110材料可选择TiN、TaN、Pd、Pt、Ti、Cu、Al、Mo、W、Sc、Y、Er等各种金属，导电金属硅化物、掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为10～100nm。本实施例中采用厚度为20nm的钯层。随后在其上采用PECVD沉积氧化硅或者旋涂一层绝缘介质SOD形成绝缘介质层111，然后通过CMP对绝缘介质层111进行平坦化停止在栅极顶部的源漏金属接触层110，并进一步通过回蚀刻将绝缘介质层111蚀刻至P型接触层上方，剩余厚度为5～20nm，如图11-图13所示。

[0068] 进一步地根据步骤S6，如图14-图17所示，利用常规光刻并刻蚀绝缘介质层111定义出晶体管尺寸以及定义出源漏接触区，然后以刻蚀后的绝缘介质层111为掩膜刻蚀掉侧墙外壁和栅顶部上裸露的源漏接触金属层110，以及刻蚀掉晶体管外部的裸露的源漏接触金属层110和半导体层102，并继续以此为掩膜刻蚀掉侧墙外壁和栅顶部上裸露的反馈栅金属层108和反馈栅介质层107，最后通过湿法清洗去除剩余的绝缘介质层111，最终形成图1所示的本发明的反馈栅结构的晶体管。

[0069] 根据本发明的工艺，在主栅结构之后再次生长新的介质层和新的赝侧墙层，一方面，赝侧墙层的厚度定义了反馈栅的长度，另一方面通过赝侧墙层作为自对准掩膜实现了对反馈栅(包括反馈栅金属和反馈栅介质)的刻蚀图形化。

[0070] 虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

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