半导体器件层叠封装件、半导体器件封装件及其制造方法
阅读：352发布：2024-01-07
专利汇可以提供半导体器件层叠封装件、半导体器件封装件及其制造方法专利检索，专利查询，专利分析的服务。并且半导体 器件层叠封装件(PoP)包括：第一封装件；第二封装件；中介层；第一模塑层和第二模塑层。第一封装件包括第一衬底和第一衬底上的第一 半导体芯片 。第二封装件布置在第一封装件上，并包括第二衬底和第二衬底上的第二半导体芯片。中介层布置在第一封装件和第二封装件之间，并连接第一封装件和第二封装件。第一模塑层填充第一封装件和中介层之间的空间。第二模塑层 覆盖 中介层的上表面。，下面是半导体器件层叠封装件、半导体器件封装件及其制造方法专利的具体信息内容。
1.一种半导体器件层叠封装件，包括：
第一封装件，其包括第一衬底和所述第一衬底上的第一半导体芯片；
第二封装件，其在所述第一封装件上，所述第二封装件包括第二衬底和所述第二衬底上的第二半导体芯片；
中介层，其在所述第一封装件和所述第二封装件之间，所述中介层电连接所述第一封装件和所述第二封装件；
第一模塑层，其填充所述第一封装件和所述中介层之间的空间；以及
第二模塑层，其覆盖所述中介层的上表面。
2.根据权利要求1所述的半导体器件层叠封装件，其中所述第一模塑层和所述第二模塑层具有相同的材料。
3.根据权利要求1所述的半导体器件层叠封装件，其中所述第二模塑层的厚度小于所述中介层与所述第二衬底之间的距离。
4.根据权利要求1所述的半导体器件层叠封装件，其中所述第一衬底包括沟槽，所述沟槽具有位于所述第一衬底内的底部，并且
所述第一半导体芯片安装在所述第一衬底的限定所述沟槽的底部的表面上。
5.根据权利要求4所述的半导体器件层叠封装件，其中所述第一封装件进一步包括无源电子组件，并且
所述无源电子组件布置在所述第一衬底的下表面的与所述沟槽垂直并列的部分上。
6.根据权利要求1所述的半导体器件层叠封装件，进一步包括底部填充物，所述底部填充物填充所述第一衬底和所述第一半导体芯片之间的空间。
7.根据权利要求6所述的半导体器件层叠封装件，其中所述第一衬底包括沟槽，并且所述底部填充物的至少一部分填充所述沟槽。
8.根据权利要求1所述的半导体器件层叠封装件，其中所述中介层具有下表面，并且包括从所述中介层的所述下表面突出的多个支撑件。
9.根据权利要求1所述的半导体器件层叠封装件，进一步包括插入在所述第一衬底和所述第一半导体芯片之间的凸起结构，
其中所述凸起结构电连接所述第一衬底和所述第一半导体芯片。
10.根据权利要求9所述的半导体器件层叠封装件，其中所述凸起结构包括连接到所述第一半导体芯片的柱和连接所述第一衬底和所述柱的焊料层。
11.根据权利要求1所述的半导体器件层叠封装件，其中所述第一半导体芯片是逻辑芯片，并且
所述第二半导体芯片是存储器芯片。
12.一种半导体器件封装件，包括：
第一衬底；
第一半导体芯片，其在所述第一衬底上；
中介层，其在所述第一半导体芯片上，所述中介层电连接到所述第一衬底；
模塑部件，其包括第一模塑层和第二模塑层，所述第一半导体芯片至少部分地嵌入所述第一模塑层，并且所述第二模塑层覆盖所述中介层的上表面；
第二衬底，其在所述第二模塑层上；
第二半导体芯片，其在所述第二衬底上；
第一电连接器，其延伸穿过所述第一模塑层并且电连接所述第一衬底和所述中介层；
以及
第二电连接器，其延伸穿过所述第二模塑层，所述第二电连接器电连接所述中介层和所述第二衬底。
13.根据权利要求12所述的半导体器件封装件，其中所述模塑部件包括环氧模塑化合物。
14.根据权利要求12所述的半导体器件封装件，进一步包括：
第二模塑部件，其在所述第二衬底上，
其中所述第二模塑部件覆盖所述第二半导体芯片。
15.根据权利要求12所述的半导体器件封装件，其中所述第二电连接器突出到所述第二模塑层的上表面的上方。
16.根据权利要求12所述的半导体器件封装件，其中所述第一衬底中具有沟槽，所述第一半导体芯片安装在所述第一衬底的限定所述沟槽的底部的表面上；
所述中介层具有下表面并且包括多个支撑件，所述多个支撑件从所述下表面突出并面向所述第一半导体芯片的上表面。
17.一种半导体器件层叠封装件，包括：
第一半导体器件封装件，其包括所述层叠封装件的第一电子衬底和布置在所述第一电子衬底上并与所述第一电子衬底电连接的所述层叠封装件的第一半导体芯片；
第二半导体器件封装件，其布置在所述第一半导体器件封装件上，所述第二半导体器件封装件包括所述层叠封装件的第二电子衬底和布置在所述第二电子衬底上并与所述第二电子衬底电连接的所述层叠封装件的第二半导体芯片；
中介层，其插入在所述第一半导体器件封装件和所述第二半导体器件封装件之间，所述中介层由绝缘衬底和再分配布线构成，所述绝缘衬底具有分别面向所述第一半导体器件封装件的下表面和面向所述第二半导体器件封装件的上表面，所述再分配布线包括第一导电图案和第二导电图案，所述第一导电图案在所述绝缘衬底的下表面处相对于所述中介层暴露，所述第二导电图案在所述绝缘衬底的上表面处相对于所述中介层暴露并且电连接到所述第一导电图案；
模塑部件，其包括第一模塑层和第二模塑层，所述第一半导体器件封装件的所述第一半导体芯片至少部分地嵌入所述第一模塑层，所述第二模塑层位于所述中介层的所述绝缘衬底的上表面和所述第二半导体器件封装件之间；
第一电连接器，其延伸穿过所述第一模塑层，并将所述中介层的所述第一导电图案电连接到所述第一电子衬底；和
第二电连接器，其延伸穿过所述第二模塑层，并将所述中介层的所述第二导电图案电连接到所述第二电子衬底，
其中所述第一模塑层覆盖所述中介层的所述绝缘衬底的所述下表面，
所述第二模塑层覆盖所述中介层的所述绝缘衬底的所述上表面，并且
在所述中介层的相对侧上的所述第一模塑层和所述第二模塑层具有相同的覆盖面积。
18.根据权利要求17所述的半导体器件层叠封装件，其中所述第一模塑层和所述第二模塑层具有相同的模塑化合物。
19.根据权利要求17所述的半导体器件层叠封装件，其中所述第二模塑层与所述第二电子衬底间隔开。
20.根据权利要求17所述的半导体器件层叠封装件，其中所述模塑部件使所述中介层的所述绝缘衬底的侧表面暴露在所述层叠封装件的外部。
半导体器件层叠封装件、半导体器件封装件及其制造方法
技术领域
[0003] 本发明构思涉及多芯片半导体器件封装件(诸如层叠封装件(package-on-package，POP)型半导体封装件)以及制造方法。
背景技术
[0004] 随着电子工业的发展，高性能、高速和紧凑的电子组件需求已经增加。响应于这种趋势，多个堆叠的半导体芯片已经安装在单个封装衬底上，或者包括一个或多个芯片的半导体器件封装件已经堆叠在另一个半导体器件封装件上。例如，关于后者，已经开发了内嵌封装件(package-in-package，PIP)型半导体封装件和层叠封装件(POP)型半导体封装件。
[0005] POP型半导体封装件通常包括布置在上封装件和下封装件之间并且电连接上封装件和下封装件的中介层(interposer)。然而，使用中介层可能在POP型半导体封装件的制造中存在若干质量和可靠性问题。
发明内容
[0006] 根据本发明构思的一个方面，提供一种层叠封装件(POP)，其包括：第一封装件，所述第一封装件包括第一衬底和第一衬底上的第一半导体芯片；第一封装件上的第二封装件，第二封装件包括第二衬底和第二衬底上的第二半导体芯片；第一封装件和第二封装件之间的中介层，中介层电连接第一封装件和第二封装件；填充第一封装件和第二封装件之间的空间的第一模塑层；以及覆盖中介层的上表面的第二模塑层。
[0007] 根据本发明构思的另一方面，提供了一种半导体器件封装件，所述半导体器件封装件包括：第一衬底；第一衬底上的第一半导体芯片；第一半导体芯片上的中介层，中介层电连接到第一衬底；模塑部件，其包括第一模塑层和第二模塑层，第一半导体芯片至少部分地嵌入第一模塑层中，第二模塑层覆盖中介层的上表面；第二模塑层上的第二衬底；第二衬底上的第二半导体芯片；第一电连接器，其延伸穿过第一模塑层并电连接第一衬底和中介层；以及第二电连接器，其延伸穿过第二模塑层。第二电连接器电连接中介层和第二衬底。
[0008] 根据本发明构思的又一方面，提供了一种半导体器件封装件，包括：第一衬底；第一衬底上的第一半导体芯片；第一半导体芯片上的中介层；连接第一衬底和中介层的第一连接部件；覆盖第一半导体芯片和第一连接部件的第一模塑层；中介层上的第二衬底；连接中介层和第二衬底的第二连接部件，以及覆盖第二连接部件的侧壁的一部分的第二模塑层。
[0009] 根据本发明构思的又一方面，提供了一种半导体器件层叠封装件(PoP)，包括：第一半导体器件封装件；布置在第一半导体器件封装件上的第二半导体器件；插入在第一半导体器件封装件和第二半导体器件封装件之间的中介层；围绕中介层模塑的模塑部件；以及延伸穿过模塑部件并电连接到中介层和第一半导体封装件的第一电连接器和延伸穿过模塑部件并电连接到中介层和第二半导体封装件的第二电连接器。第一半导体器件封装件包括PoP的第一电子衬底和布置在第一电子衬底上并且电连接到第一电子衬底的PoP的第一半导体芯片。第二半导体器件封装件包括PoP的第二电子衬底和布置在第二电子衬底上并且电连接到第二电子衬底的PoP的第二半导体芯片。中介层由绝缘衬底和再分配布线构成，该绝缘衬底具有分别面向第一半导体器件封装件的下表面和面向第二半导体器件封装件的上表面。再分配布线包括第一导电图案和第二导电图案，第一导电图案在绝缘衬底的下表面处相对于中介层暴露，第二导电图案在绝缘衬底的上表面处相对于中介层暴露并电连接第一导电图案。模塑部件包括第一模塑层和第二模塑层，第一半导体器件封装件的半导体芯片至少部分地嵌入第一模塑层，第二模塑层位于中介层的绝缘衬底的上表面和第二半导体器件封装件之间。第一电连接器延伸穿过第一模塑层并将中介层的第一导电图案电连接到第一电子衬底。第二电连接器延伸穿过第二模塑层并将中介层的第二导电图案电连接到第二电子衬底。第一模塑层覆盖中介层的绝缘衬底的下表面，第二模塑层覆盖中介层的绝缘衬底的上表面。而且，在中介层的相对侧上的第一模塑层和第二模塑层具有相同的覆盖面积。
[0010] 根据本发明构思的另一方面，还提供一种制造半导体器件层叠封装件(PoP)的方法，包括：提供包括第一衬底和安装在第一衬底上的第一半导体芯片的第一封装件；在第一半导体芯片上形成中介层，以连接到第一衬底；形成模塑部件以填充第一封装件和中介层之间的空间并覆盖中介层的上表面；以及在模塑部件上形成第二封装件以连接到中介层。附图说明
[0011] 图1是根据本发明构思的层叠封装件(POP)型半导体封装件的布局图。
[0012] 图2是沿图1的线A-A'截取的根据本发明构思的层叠封装件(POP)型半导体封装件的示例的截面图。
[0013] 图3是沿图1的线A-A'截取的根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。
[0014] 图4是沿图1的线A-A'截取的根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。
[0015] 图5是沿图1的线A-A'截取的根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。
[0016] 图6是沿图1的线A-A'截取的根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。
[0017] 图7、图8、图9、图10、图11、图12、图13和图14是层叠封装件(POP)型半导体封装件在其制造过程期间的示例的截面图，示出了根据本发明构思的用于制造层叠封装件(POP)型半导体封装件的方法的示例。
[0018] 图15、图16和图17是层叠封装件(POP)型半导体封装件在其制造过程期间的示例的截面图，示出了根据本发明构思的用于制造层叠封装件(POP)型半导体封装件的方法的另一示例。
[0019] 图18是层叠封装件(POP)型半导体封装件在其制造过程期间的示例的截面图，示出了根据本发明构思的用于制造层叠封装件(POP)型半导体封装件的方法的另一个示例。
具体实施方式
[0020] 现在将参考附图更全面地描述本发明构思的各种示例。然而，本发明构思可以以许多替代形式实施，并且不应该被解释为仅限于这里阐述的示例。
[0021] 图1是可应用于根据本发明构思的层叠封装件(POP)型半导体封装件的各种示例的布局图。
[0022] 图2是沿图1的线A-A'截取的一个这样的示例的截面图。
[0023] 参考图1和图2，根据本发明构思的POP型半导体封装件可包括第一封装件100、中介层200、第二封装件300、第一模塑部件250和第二模塑部件350。此处使用术语“模塑”可以理解为指的是经过模塑的部件或经过模塑的层，即通过模塑形成的层的一部分。
[0024] 第一封装件100可以包括第一衬底101和第一半导体芯片120。
[0025] 第一衬底101可以是封装衬底。例如，第一衬底101可以是印刷电路板(PCB)或陶瓷衬底。第一衬底101可以包括单个绝缘层或多个绝缘和布线层。第一衬底101可以具有彼此相对的上表面和下表面。
[0026] 第一下导电图案102、第一上导电图案104和第一连接焊盘106可以布置在第一衬底101上。例如，第一下导电图案102可以布置在第一衬底101的下表面上，而第一上导电图案104和第一连接焊盘106可以布置在第一衬底101的上表面上。因此，第一衬底101的绝缘层和第一衬底101的布线(包括导电图案102、导电图案104、焊盘106等)构成电子衬底(electronic substrate)。
[0027] 第一下导电图案102、第一上导电图案104和第一连接焊盘106可以连接到电路(例如，在第一衬底101中)的布线图案。第一下导电图案102、第一上导电图案104和第一连接焊盘106可以是导电元件(迹线或焊盘)，第一衬底101的布线图案可以通过该导电元件连接到外部。
[0028] 在一些示例中，第一衬底101包含电路元件110(电子组件)。电路元件110可以包括一个或多个有源电子组件(例如，晶体管)和/或一个或多个无源电子组件(例如，至少一个电容器、电阻器、或电感器)。图2示出了电路元件110布置在第一衬底101中，但是本发明构思不限于此。相反，电路元件110可以布置在第一衬底101的上表面或下表面上。
[0029] 连接端子140可以布置在第一衬底101的下表面上。例如，连接端子140可以粘附到第一下导电图案102。连接端子140可以具有球体形状或球形形状，但不限于此。
[0033] 在所示示例中，仅一个半导体芯片布置在第一衬底101上，但是本发明构思不限于此。例如，多个半导体芯片可以并排布置在第一衬底101上，或者可以顺序地堆叠在第一衬底101上。
[0034] 在一些示例中，第一半导体芯片120通过倒装芯片接合方法安装在第一衬底101上。例如，第一凸起结构130可以插入在第一衬底101和第一半导体芯片120之间，以电连接第一衬底101和第一半导体芯片120。
[0035] 在一些示例中，第一凸起结构130可以包括第一柱结构132和第一焊料层134。
[0036] 第一柱结构132可以从第一半导体芯片120的下表面突出。第一柱结构132可以连接到第一半导体芯片120。第一柱结构132可以由选自由以下材料组成的组的至少一种材料形成：铜(Cu)、铜合金、镍(Ni)、镍合金、钯(Pd)、铂(Pt)、金(Au)和钴(Co)，但不限于此。
[0037] 第一焊料层134可以布置在第一柱结构132和第一衬底101之间。第一焊料层134可以连接第一柱结构132和第一连接焊盘106。第一焊料层134可以具有球体形状或球形形状，但不限于此。第一焊料层134可包括选自由以下材料组成的组的至少一种材料：锡(Sn)、铟(In)、铋(Bi)、锑(Sb)、铜(Cu)、银(Ag)、锌(Zn)和铅(Pb)，但不限于此。
[0038] 中介层200插入在第一封装件100和第二封装300件之间。中介层200(的绝缘衬底)具有彼此相对的上表面和下表面。第一封装件100和第二封装件300可以通过中介层200容易地彼此连接。中介层200可以防止第一封装件100和第二封装件300翘曲。
[0039] 中介层200可以包括第二下导电图案202和第二上导电图案204。例如，第二下导电图案202可以布置在中介层200(的绝缘衬底)的下表面上，并且第二上导电图案204可以布置在中介层200(的绝缘衬底)的上表面上。
[0040] 第二下导电图案202和第二上导电图案204连接到中介层200的绝缘衬底中的布线图案。第二下导电图案202和第二上导电图案204可以是导电元件(例如，迹线或焊盘)，中介层200的布线图案可以通过该导电元件连接到外部。第二下导电图案202、第二上导电图案204和布线图案可以被认为构成再分配布线。因此，中介层200可以由绝缘衬底和再分配布线组成，信号通过该再分配布线传输通过绝缘衬底。
[0041] 在一些示例中，插入器200通过包括电连接器的第一连接部件240连接到第一衬底101。第一连接部件240可以布置在第一衬底101和中介层200之间，以电连接第一衬底101和中介层200。例如，第一连接部件240可以电连接第一上导电图案104和第二下导电图案202。
在一些示例中，如图1所示，在平面图中，第一连接部件240的多个电连接器围绕第一半导体芯片120。
在一些示例中，如图1所示，在平面图中，第一连接部件240的多个电连接器围绕第一半导体芯片120。
[0042] 第一连接部件240可包括选自由以下材料组成的组的至少一种材料：锡(Sn)、铟(In)、铋(Bi)、锑(Sb)、铜(Cu)、银(Ag)、锌(Zn)和铅(Pb)，但不限于此。
[0043] 在图2所示的示例中，中介层200与第一半导体芯片120间隔开，但是本发明构思不限于此。例如，中介层200可以根据第一连接部件240的尺寸接触第一半导体芯片120。
[0044] 第二封装件300可以布置在中介层200上。第二封装件300可以包括第二衬底301和第二半导体芯片320。
[0045] 第二衬底301可以是封装衬底。例如，第二衬底301可以是印刷电路板(PCB)或陶瓷衬底。第二衬底301可以包括单个绝缘层或多个绝缘和布线层。第二衬底301可以具有彼此相对的上表面和下表面。
[0046] 第三下导电图案302和第二连接焊盘306可以布置在第二衬底301上。例如，第三下导电图案302可以布置在第二衬底301的下表面上，并且第二连接焊盘306可以布置在第二衬底301的上表面上。因此，第二衬底301的一个或多个绝缘层和第二衬底301的布线(包括导电图案302、焊盘306等)构成电子衬底。
[0047] 第三下导电图案302和第二连接焊盘306可以连接到第二衬底301中的布线图案，例如，电路的布线图案。第三下导电图案302和第二连接焊盘306可以是导电元件(例如，迹线或焊盘)，第二衬底301的布线图案可以通过该导电元件连接到外部。
[0048] 在一些示例中，第二衬底301通过包括电连接器的第二连接部件340连接到中介层200。第二连接部件340可以布置在第二衬底301和中介层200之间，以电连接第二衬底301和中介层200。例如，第二连接部件340可以电连接第二上导电图案204和第三下导电图案302。
[0049] 第二连接部件340可包括选自由以下材料组成的组的至少一种材料：锡(Sn)、铟(In)、铋(Bi)、锑(Sb)、铜(Cu)、银(Ag)、锌(Zn)和铅(Pb)，但不限于此。
[0050] 第二半导体芯片320可以安装在第二衬底301上。在一些示例中，第二半导体芯片320是存储器芯片。
[0051] 在所示示例中，仅一个半导体芯片布置在第二衬底301上，但是本发明构思不限于此。例如，多个半导体芯片可以并排布置在第二衬底301上，或者可以顺序地堆叠在第二衬底301上。
[0052] 在一些示例中，第二半导体芯片320通过第二凸起结构330安装在第二衬底301上。第二凸起结构330可以布置在第二衬底301和第二半导体芯片320之间，以电连接第二衬底
301和第二半导体芯片320。在一些示例中，第二凸起结构330包括第二柱结构332和第二焊料层334。第二凸起结构330可以类似于第一凸起结构130。因此，为简洁起见，将省略第二凸起结构330的详细描述。
301和第二半导体芯片320。在一些示例中，第二凸起结构330包括第二柱结构332和第二焊料层334。第二凸起结构330可以类似于第一凸起结构130。因此，为简洁起见，将省略第二凸起结构330的详细描述。
[0053] 第一模塑部件250可以覆盖中介层200的下表面和上表面。例如，第一模塑部件250可以包括第一封装件100和中介层200之间的第一模塑层254以及中介层200和第二封装件300之间的第二模塑层252。第一模塑层254和第二模塑层252可以具有相同的覆盖面积，即，如在平面图中观察到的，第一模塑层254和第二模塑层252可以具有相同尺寸和形状的外部边缘。
[0054] 在一些示例中，第一模塑部件250暴露中介层200的侧面(侧边缘)。例如，第一模塑层254和第二模塑层252可以通过中介层200彼此间隔开。
[0055] 第一模塑层254可以填充第一封装件100和中介层200之间的空间。也就是说，第一模塑层254可以从第一衬底101的上表面延伸到中介层200的下表面。因此，第一模塑层254可以覆盖第一半导体芯片120和第一连接部件240。
[0056] 在这种情况下，第一连接部件240穿透(延伸穿过)第一模塑层254，以电连接第一上导电图案104和第二下导电图案202。第一模塑层254可以完全覆盖第一连接部件240的圆周侧表面。
[0057] 在图2的示例中，第一模塑层254插入在第一半导体芯片120和中介层200之间，但是本发明构思不限于此。例如，第一半导体芯片120可以接触中介层200，因此第一模塑层254没有部分插入在第一半导体芯片120和中介层200之间。
[0058] 第二模塑层252可以覆盖中介层200的上表面。例如，第二模塑层252可以从中介层200的上表面向上延伸。
[0059] 在一些示例中，第二模塑层252的厚度小于中介层200和第二衬底301之间的距离。例如，如图2所示，从中介层200的上表面到第二模塑层252的上表面的第一距离D1小于从中介层200的上表面到第二衬底301的下表面的第二距离D2。第二模塑层252可以不接触第二衬底301。因此，可以在第二模塑层252和第二衬底301之间形成间隙G。
[0060] 在一些示例中，间隙G可以填充另一种绝缘材料，例如底部填充材料。
[0061] 第二连接部件340可以穿透(延伸穿过)第二模塑层252，以电连接第二上导电图案204和第三下导电图案302。在一些示例中，第二连接部件340突出到第二模塑层252的上表面之上。例如，第二模塑层252可以仅覆盖第二连接部件340的外圆周的侧表面的一部分。
[0062] 在一些示例中，第一模塑层254比第二模塑层252厚。例如，从第一衬底101的上表面到中介层200的下表面的第三距离D3大于从中介层200的上表面到第二模塑层252的上表面的距离D1。然而，本发明构思不限于此。例如，基于第一连接部件240的尺寸或第一半导体芯片120的尺寸，第三距离D3可以小于第一距离D1。
[0064] 在一些示例中，可以同时形成第一模塑层254和第二模塑层252。也就是说，可以通过相同的制造工艺形成第一模塑层254和第二模塑层252。因此，第一模塑层254和第二模塑层252可以由相同的材料形成。例如，第一模塑层254和第二模塑层252都可以由相同的EMC形成。
[0065] 第二模塑部件350可以布置在第二衬底301上。第二模塑部件350可以覆盖第二半导体芯片320。第二模塑部件350包括绝缘材料。例如，第二模塑部件350包括绝缘聚合物材料，例如EMC。第二模塑部件350可以具有与第一模塑部件250基本相同的材料，但是本发明构思不限于此。也就是说，第二模塑部件350可以包括与构成第一模塑部件250的材料不同的材料。
[0066] 在根据本发明构思的POP型半导体封装件中，第一模塑部件250可以用作用于将第一封装件100接合到中介层200的粘合剂。因为第一模塑部件250覆盖中介层200的下表面和上表面，所以可以减少或防止中介层200的翘曲。而且，在同时形成第一模塑层254和第二模塑层252的情况下，可以有效地保持在中介层200的下表面和上表面上形成的材料(例如，EMC)的流动平衡。
[0067] 另外，因为第二模塑层252插入在中介层200和第二衬底301之间，所以POP型半导体封装件的厚度可以保持在最小。因此，可以提供小型化的POP型半导体。
[0068] 图3是根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。为简洁起见，将仅再次简要描述或者根本不再描述与参考图1和图2描述的那些元件相同的元件。
[0069] 参考图3，在根据本发明构思的POP型半导体封装件中，第一衬底101可以包括沟槽T。
[0070] 沟槽T可以形成在第一衬底101的上部中。在一些示例中，第一半导体芯片120布置在限定沟槽T的底部的表面上。例如，第一连接焊盘106可以布置在沟槽T的底部处。另外，第一凸起结构130可以电连接第一连接焊盘106和第一半导体芯片120。
[0071] 因此，可以使第一衬底101和中介层200之间的距离最小化。
[0072] 在一些示例中，因为形成有沟槽T的第一衬底101可能缺少用于电路元件110的必要空间，电路元件110布置在第一衬底101的下表面上。电路元件110可以布置在第一衬底101的下表面的与沟槽T垂直并列的部分上。在一些示例中，第一衬底101的下表面上的电路元件110是无源元件，例如电容器、电阻器或电感器。
[0073] 图4是根据本发明构思的层叠封装件(POP)型半导体封装件的另一示例的截面图。为简洁起见，将仅再次简要描述或者根本不再描述与参考图1至图3描述的那些元件相同的元件。
[0074] 参考图4，在根据本发明构思的POP型半导体封装件的该示例中，第一封装件100包括底部填充物150。
[0075] 底部填充物150可以填充第一衬底101和第一半导体芯片120之间的空间。底部填充物150可以将第一半导体芯片120固定在第一衬底101上，从而防止第一半导体芯片120被破坏。
[0076] 底部填充物150可以覆盖第一凸起结构130。第一凸起结构130可以穿透(延伸穿过)底部填充物150，以电连接第一连接焊盘106和第一半导体芯片120。
[0077] 底部填充物150包括绝缘材料。例如，底部填充物150包括绝缘聚合物材料，例如EMC。在一些示例中，底部填充物150的材料与第一模塑层254的材料不同。例如，底部填充物150可以包括流动性比第一模塑层254的流动性更高的绝缘材料。因此，底部填充物150可以有效地填充第一衬底101和第一半导体芯片120之间的狭窄空间。
[0078] 底部填充物150的至少一部分可以填充第一衬底101的沟槽T。然而，本发明构思不限于此。在一些示例中，第一衬底101不包括沟槽T。在这种情况下，底部填充物150可以形成为覆盖第一衬底101的上表面的一部分并且接触第一半导体芯片120。
[0079] 图5是根据本发明构思的层叠封装件(POP)型半导体封装件的又一个示例的截面图。为简洁起见，将仅再次简要描述或者根本不再描述与参考图1至图4描述的那些元件相同的元件。
[0080] 参考图5，在根据本发明构思的POP型半导体封装件的该示例中，中介层200包括支撑件210。
[0081] 支撑件210从中介层200的下表面向下突出以面向第一半导体芯片120的上表面。支撑件210可以在第一半导体芯片120上支撑中介层200。因此，可以防止中介层200被弯曲。
[0082] 可以形成多个支撑件210。图5中示出了四个支撑件210。然而，本发明构思不限于此。也就是说，可以形成五个或更多个支撑件210或三个或更少个支撑件210。
[0083] 在图5的示例中，所有支撑件210接触第一半导体芯片120的上表面，但是本发明构思不限于此。根据第一连接部件240的尺寸，支撑件210中的一些可以与第一半导体芯片120的上表面间隔开。
[0084] 图6是根据本发明构思的层叠封装件(POP)型半导体封装件的又一个示例的截面图。为简洁起见，将仅再次简要描述或者根本不再描述与参考图1和图2描述的那些元件相同的元件。
[0085] 在根据本发明构思的POP半导体封装件的该示例中，第一半导体芯片120通过除倒装芯片接合方法之外的各种方法中的任何一种安装在第一衬底101上。
[0086] 例如，参考图6，第一半导体芯片120可以通过第一粘合部件122安装在第一衬底101上。第一半导体芯片120的下表面可以通过第一粘合部件122粘附到第一衬底101的上表面。第一粘合剂部件122可包括液态环氧树脂、粘合带、导电介质、或其组合，但不限于此。
[0087] 在一些示例中，第一半导体芯片120可以通过第一接合线124连接到第一衬底101。例如，第一接合线124可以将第一半导体芯片120的上表面上的第一芯片焊盘126电连接到第一连接焊盘106。然而，本发明构思不限于此。例如，第一半导体芯片120可以替代地通过接合带(bonding tape)电连接到第一连接焊盘106。
[0088] 第二半导体芯片320可以通过各种方法安装在第二衬底301上。
[0089] 例如，如图6所示，第二半导体芯片320可以通过第二粘合部件322安装在第二衬底301上。第二半导体芯片320的下表面可以通过第二粘合部件322粘附到第二衬底301的上表面。第二半导体芯片320可以通过第二接合线324连接到第二衬底301。例如，第二接合线324可以连接第二半导体芯片320的第二芯片焊盘326和第二衬底310的第二连接焊盘306。
[0090] 在一些示例中，多个半导体芯片可以堆叠在第一衬底101上或第二衬底301上。例如，第三半导体芯片420可以堆叠在第二半导体芯片320上。
[0091] 仍然参考图6，第三半导体芯片420可以通过第三粘合部件422安装在第二半导体芯片320上。第三半导体芯片420的下表面可以通过第三粘合部件422粘附到第二半导体芯片320的上表面。第三半导体芯片420可以通过第三接合线424连接到第二衬底301。例如，第三接合线424可以连接第三半导体芯片420的第三芯片焊盘426和第二衬底301的第二连接焊盘306。
[0092] 图7至图14是示出根据本发明构思的制造层叠封装件(POP)型半导体封装件的方法中的各阶段的示图。为简洁起见，可以仅简要描述或者根本不再描述与参考图1和图2描述的那些元件相同的元件。
[0093] 参考图7，可以提供第一衬底101。
[0094] 第一衬底101可以是封装衬底。例如，第一衬底101可以是印刷电路板(PCB)或陶瓷衬底。
[0095] 第一下导电图案102、第一上导电图案104和第一连接焊盘106可以布置在第一衬底101上。例如，第一下导电图案102可以布置在第一衬底101的下表面上。第一上导电图案104和第一连接焊盘106可以布置在第一衬底101的上表面上。
[0096] 在一些示例中，电路元件110与第一衬底101一体形成。电路元件110可包括有源电子组件(例如，晶体管)或无源电子组件(例如，电容器、电阻器或电感器)。
[0097] 参考图8，第一半导体芯片120可以安装在第一衬底101上。例如，其上形成有第一凸起结构130的第一半导体芯片120可以安装在第一衬底101上。因此，第一衬底101和第一半导体芯片120可以彼此电连接。因此，可以形成包括第一衬底101和第一半导体芯片120的第一封装件100。
[0098] 在一些示例中，第一凸起结构130可以包括第一柱结构132和第一焊料层134。
[0099] 参考图9，中介层200可以设置在第一封装件100上。这里，以及在下面的描述中，术语“设置”可以理解为意指组装或封装等。
[0100] 中介层200可以包括第二下导电图案202和第二上导电图案204。例如，第二下导电图案202可以布置在中介层200的下表面上。第二上导电图案204可以布置在中介层200的上表面上。
[0101] 中介层200可以形成为连接到第一衬底101。例如，第一连接部件240可以形成在第一上导电图案104上，然后中介层200可以形成为使得中介层200的第二下导电图案202连接到第一连接部件240。因此，第一连接部件240可以电连接第一衬底101和中介层200。
[0102] 在一些示例中，中介层200与第一半导体芯片120间隔开。例如，第一连接部件240的高度(例如，第三距离D3)可以大于从第一衬底101的上表面到第一半导体芯片120的上表面的距离。然而，本发明构思不限于此。例如，基于第一连接部件240的尺寸，中介层200可以接触第一半导体芯片120。
[0103] 参考图10，可以将第一衬底101和中介层200插入模具500中。
[0104] 模具500可包括第一模具部分(或一半)502和第二模具部分(或一半)504。第一模具部分502可接触第一衬底101的下表面。第二模具部分504可以与中介层200间隔开地布置在中介层200的上方。第二模具部分504可以与中介层200的上表面间隔开第一距离D1。
[0105] 模具500可以是金属模具，但不限于此。
[0106] 参考图11，可以使用模具500形成第一模塑部件250。例如，将模塑材料可以注入第一模具部分502和第二模具部分504之间。模塑材料可以是绝缘聚合物材料，例如，EMC。
[0107] 因此，第一模塑层254可以形成为填充第一封装件100和中介层200之间的空间。另外，第二模塑层252可以形成为填充中介层200和第二模具部分504之间的空间。换句话说，第一模塑部件250可以形成为覆盖中介层200的下表面和上表面。因为第二模塑层252形成为填充中介层200和第二模具部分504之间的空间，因此第二模塑层252的厚度可以与第一距离D1基本相同。
[0108] 参考图12，可以将第一衬底101和中介层200切割成单元封装件。
[0109] 例如，可以沿着包含第一半导体芯片120的区域的边界切割第一衬底101和中介层200。因此，可以暴露中介层200的侧面并由此形成单元封装件。
[0110] 在将第一衬底101和中介层200切割成单元封装件之前，可以移除模具500。
[0111] 可以在形成第一模塑部件250之后，将第一衬底101等切割成单元封装件，但是本发明构思不限于此。可以在各个工艺阶段将第一衬底101等切割成单元封装件。例如，可以在形成第二封装件300之后，将第一衬底101等切割成单元封装件。
[0112] 参考图13，可以形成孔H以暴露中介层200的上表面。
[0113] 例如，可以形成孔H以暴露第二上导电图案204的上表面。根据用于形成孔H的工艺的特性，孔H可以具有锥形形状。
[0114] 可以通过激光钻孔工艺形成孔H。例如，可以用激光重复照射第二上导电图案204上的第二模塑层252，以形成暴露第二上导电图案204的上表面的孔H。
[0115] 参考图14，可以形成第二连接部件340以填充孔H。
[0116] 第二连接部件340可以形成为突出到第二模塑层252的上方。第二模塑层252可以覆盖第二连接部件340的外圆周表面的一部分。
[0117] 再次参考图2，可以随后在第二模塑层252上形成第二封装件300和第二模塑部件350。
[0118] 第二封装件300可以连接到第二连接部件340。例如，第二封装件300的第三下导电图案302可以连接到第二连接部件340。因此，第二连接部件340可以电连接中介层200和第二衬底301。
[0119] 第二模塑部件350可以形成在第二衬底301上。另外，第二模塑部件350可以覆盖第二半导体芯片320。第二模塑部件350由绝缘材料形成。例如，第二模塑部件350由绝缘聚合物材料形成，例如EMC。
[0120] 图15至图17是示出根据本发明构思的制造层叠封装件(POP)型半导体封装件的方法的另一示例中的各阶段的示图。为简洁起见，可以仅再次简要描述或者根本不描述与参考图1至图14描述的那些元件和阶段相同的元件和阶段。
[0121] 参考图15，可以提供包括沟槽T的第一衬底101。
[0122] 例如，沟槽T可以形成在第一衬底101的上部中。在一些示例中，第一连接焊盘106可以布置在第一衬底101的限定沟槽T的底部的表面上。
[0123] 在一些示例中，电路元件110可以布置在第一衬底101的下表面上。例如，电路元件110可以布置在第一衬底101的下表面的与沟槽T垂直并列的部分上。在一些示例中，电路元件110是无源电子组件，例如电容器、电阻器或电感器。
[0124] 参考图16，可以在沟槽T的底部将第一半导体芯片120安装到第一衬底101。
[0125] 例如，第一半导体芯片120可以设置有第一凸起结构130。接下来，第一凸起结构130可以连接到第一连接焊盘106。因此，第一半导体芯片120可以安装在沟槽T中。
[0126] 参考图17，底部填充物150可以形成为填充第一衬底101和第一半导体芯片120之间的空间。
[0127] 例如，底部填充物150可以形成为填充沟槽T。底部填充物150可以覆盖第一凸起结构130。
[0128] 在一些示例中，第一衬底101不具有沟槽T。在这种情况下，底部填充物150可以形成为覆盖第一衬底101的上表面的一部分并且接触第一半导体芯片120。
[0129] 底部填充物150可以是绝缘聚合物材料，例如EMC。在一些示例中，底部填充物150是具有高流动性的绝缘材料。在一些示例中，省略了底部填充物150。
[0130] 再次参考图4，随后，可以将中介层200、第一模塑部件250、第二封装件300和第二模塑部件350顺序地设置在第一封装件100上。
[0131] 中介层200、第一模塑部件250、第二封装件300和第二模塑部件350可以以与参考图2和图9至图14描述的那些方式类似的方式设置。因此，将不再详细描述制造方法的这些阶段。
[0132] 图18是示出根据本发明构思的制造层叠封装件(POP)型半导体封装件的方法的另一示例中的阶段的示图。为简洁起见，可以仅再次简要描述或者根本不描述与参考图1至图14描述的那些元件和阶段相同的元件和阶段。图18示出了图8所示的处理阶段之后的处理阶段。
[0133] 参考图18，包括支撑件210的中介层200可以设置在第一封装件100上。
[0134] 包括从中介层200的下表面突出的支撑件210的中介层200可以设置在第一封装件100上。中介层200的支撑件210可以面向第一半导体芯片120的上表面。例如，中介层200可以形成为使得其支撑件210接触第一半导体芯片120的上表面。
[0135] 接下来，可以顺序地设置第一模塑部件250、第二封装件300和第二模塑部件350。
[0136] 第一模塑部件250、第二封装件300和第二模塑部件350可以以与参考图2和图10至图14描述的那些方式类似的方式设置。因此，将不再详细描述制造方法的这些阶段。
[0137] 尽管已经参考其各种示例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明的精神和由以下权利要求限定的本发明构思的范围的情况下，可以对这些示例进行形式和细节上的各种改变。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 微结构释放的方法及深硅刻蚀微结构 | 2020-06-02 | 1 |
| 一种基于片上泵浦的铒硅酸盐波导放大器及其制备方法 | 2021-06-07 | 1 |
| 一种超结器件终端分压区的结构和制作方法 | 2021-01-09 | 0 |
| 一种GaN异质结纵向逆导场效应管 | 2021-12-13 | 0 |
| 一种在导电SiC衬底上生长GaN外延材料的方法及器件 | 2021-08-30 | 0 |
| 一种显示基板及其制造方法 | 2020-06-08 | 0 |
| 半导体装置的制造方法 | 2022-08-15 | 1 |
| 一种小型的快速的半导体制冷装置 | 2020-10-14 | 0 |
| 一种显示模组 | 2022-12-07 | 1 |
| 半导体器件封装壳体及激光器系统 | 2023-08-01 | 1 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈